2020年11月_简单同学

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原创 verilog 并列连续赋值

当事件发生时，对于代码块中的非阻塞赋值语句，先计算所有非阻塞语句在【事件发生时刻】的值，(即以<=右端表达式的值)，最后才把计算出的值赋给<=左边的变量。计算过程是以代码块中语句的书写顺序进行。虽有先后顺序，但<=右端表达式中变量的值均为【事件发生时刻】时的值。 1 2 3 4 5 6 always@(posedgeclk)begin//时间点：clk上升沿事件发生时刻 a<=1;...

2020-11-17 11:44:18 1922

转载 Verilog 1995 VS Verilog 2001

2001年3月IEEE正式批准了Verilog‐2001标准（IEEE1364‐2001），与Verilog‐1995相比主要有以下提高。1、模块声明的扩展（1）Verilog‐2001允许将端口声明和数据类型声明放在同一条语句中，例子如下：（2）Verilog‐2001中增加了ANSIC风格的输入输出端口声明，可以用于module，task和function。例子如下：（3）对于含有parameter的module，例子如下：2、带有初始化的寄存器类型变量声...

2020-11-16 09:43:13 1116

原创 VCS基本选项命令介绍

一：如何执行（编译执行） 1：编译链接生成二进制可执行文件　　$vcs source_file[compile_time_options], 例如 vcs +v2k filename.v -debug_all (+2k指2001版本)　 compile_time_options 可选项　 A:基本可选项　 -Mupdate :增量编译，再次编译时只编译改变的文件，提高速率　　　 -R :run aft...

2020-11-12 10:18:36 12390

原创 1.Coresight简介

coresight是ARM公司提出的，用于对复杂的SOC，实现debug和trace的架构。该架构，包含了多个coresight组件。众多的coresight组件，构成了一个coresight系统。我们也可以根据coresight架构，实现自己的coresight组件。每个coresight的组件（component），都要遵循coresight架构的要求。1、典型的一个coresight的环境以下是一个典型的coresight环境，包含了两个ARM core，一个DSP，和众多的cores.

2020-11-06 11:17:32 2163

空空如也

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原创 verilog 并列 连续赋值

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