行消隐(HBlank)与场消隐(VBlank)

行消隐(HBlank)
在将光信号转换为电信号的扫描过程中,扫描总是从 图像的左上角开始,水平向前行进,同时扫描点也以较慢的速率向下移动。当扫描点到达图像右侧边缘时,扫描点快速返回左侧,重新开始在第1行的起点下面进行第2行扫描,行与行之间的返回过程称为水平消隐。
一幅完整的图像扫描信号,由水平消隐间隔分开的行信号序列构成,称为一帧。扫描点扫描完一帧后,要从 图像的右下角返回到图像的左上角,开始新一帧的扫描,这一时间间隔,叫做垂直消隐,也称场消隐(VBlank)。
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DVP时序解析模块(Digital Video Port Timing Parsing Module)是用于数字视频接口(Digital Video Port)的时序解析的模块。它将DVP时序信号进解析,以获得各种视频信号的时序参数,如数、场数、帧率、数据位宽等。 以下是一个简单的DVP时序解析模块的Verilog代码示例: ``` module dvp_timing_parser( input clk, input rstn, input dvp_pclk, input dvp_vsync, input dvp_href, output reg [11:0] hcount, output reg [10:0] vcount, output reg [1:0] field, output reg [6:0] data_width, output reg [31:0] pixel_count ); reg [1:0] state; reg [11:0] count; parameter IDLE = 2'b00; parameter HACTIVE = 2'b01; parameter HBLANK = 2'b10; parameter VSYNC = 2'b11; always @(posedge clk or negedge rstn) begin if (!rstn) begin state <= IDLE; count <= 12'd0; hcount <= 12'd0; vcount <= 11'd0; field <= 2'd0; data_width <= 7'd0; pixel_count <= 32'd0; end else begin case (state) IDLE: begin if (dvp_vsync == 1'b0) begin state <= VSYNC; count <= 12'd0; end end VSYNC: begin if (dvp_vsync == 1'b1) begin state <= HBLANK; count <= 12'd0; end end HBLANK: begin if (dvp_href == 1'b1) begin state <= HACTIVE; count <= 12'd0; end end HACTIVE: begin if (dvp_href == 1'b0) begin hcount <= count; state <= HBLANK; count <= 12'd0; if (vcount == 10'd0) begin field <= ~field; end end else begin count <= count + 12'd1; end end endcase if (state == VSYNC) begin vcount <= count; end if (dvp_pclk == 1'b0 && count == 12'd0) begin data_width <= 7'd0; pixel_count <= 32'd0; end else if (dvp_pclk == 1'b1 && count > 12'd0 && count < 12'd8) begin data_width <= dvp_data; end else if (dvp_pclk == 1'b1 && count >= 12'd8) begin pixel_count <= pixel_count + 32'd1; end end end endmodule ``` 该模块通过有限状态机(FSM)的方式对DVP信号进时序解析,得到各种视频信号的时序参数。其中,模块输入包括DVP的像素时钟(dvp_pclk)、垂直同步信号(dvp_vsync)和水平参考信号(dvp_href)等,输出包括数(hcount)、场数(vcount)、帧率(field)、数据位宽(data_width)和像素计数(pixel_count)等。
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