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我们可能知道过去,但无法控制它;我们可能控制未来,但对未来一无所知。 —— 克劳德·艾尔伍德·香农(Claude Elwood Shannon)
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[Verilog] I2S Master Test Bench
因工作需要,写了一个模拟I2S Master总线协议激励的test bench。左右声道的数据分别为16-bit,采样率为8kHz,因为需要重复发送,所以发送部分写了一个task,仿真中重复调用。event bclk_negedge; // 定义一个event,叫“bclk_negedge”always @(negedge i2s_bclk) begin -> bclk_negedge; // 就是i2s_bclk的下降沿endtask se原创 2021-02-25 09:11:29 · 747 阅读 · 1 评论 -
[转载]Verilog testbench总结
原文地址:https://blog.csdn.net/wordwarwordwar/article/details/538852091. 激励的产生对于testbench而言,端口应当和被测试的module一一对应。端口分为input,output和inout类型产生激励信号的时候,input对应的端口应当申明为reg, output对应的端口申明为wire,inout端口比较特殊,下面专门讲解。1)直接赋值。一般用initial块给信号赋初值,initial块执行一次,always或者.转载 2021-02-24 12:00:58 · 919 阅读 · 0 评论