lcyapi-CSDN博客

转载 verilog中parameter/defparam的用法

有机会看下defparam的语法了：如下：当一个模块引用另外一个模块时，高层模块可以改变低层模块用parameter定义的参数值，改变低层模块的参数值可采用以下两种方式：　　1)defparam 重定义参数　　语法：defparam path_name = value ;　　低层模块的参数可以通过层次路径名重新定义，如下例：module top ( .....)input...

2019-01-17 21:45:30 1790 1

转载 Vim简明教程

vim的学习曲线相当的大（参看各种文本编辑器的学习曲线），所以，如果你一开始看到的是一大堆VIM的命令分类，你一定会对这个编辑器失去兴趣的。下面的文章翻译自《Learn Vim Progressively》，我觉得这是给新手最好的VIM的升级教程了，没有列举所有的命令，只是列举了那些最有用的命令。非常不错。————————...

2018-04-17 13:07:58 169

转载使用Task Scheduler调用WinScp批处理实现上传下载文件

批量上传通常我们运行dos命令是首先点击开始-运行，输入cmd进入dos界面，首先要进入WinScp.exe的安装路径才能使用命令来调用它，否则会提示相关的命令或参数不可识别。这个进入的过程就非常简单了，键入cd D:\InstallFile，键入回...

2018-04-16 14:26:16 1524

转载 Git入门指引

本文面向初次接触版本控制系统的Git用户，旨在介绍一些关于版本控制和Git的简单概念。文中并不涉及过多的Git实际操作，文末推荐更多的Git学习资源。导言Git是目前最先进的版本控制系统，拥有最多的用户数量并管理着数量庞大的实际软件项目；风靡全球的Github更是让Git版本控制系统名声大震。本文以“版本控制系统”为切入点，以国内的GitCafe平台为例，介绍相关概念和简单的Git用法。...

2018-04-12 10:43:56 191

ALTERA在LPM（library of parameterized mudules）库中提供了参数可配置的单时钟FIFO（SCFIFO）和双时钟FIFO（DCFIFO）。FIFO主要应用在需要数据缓冲且数据符合先进先出规律的同步或异步场合。LPM中的FIFO包含以下几种：1.SCFIFO：单时钟FIFO；2.DCFIFO：双时钟FIFO，数据输入和输出的宽度相同；3.DCFIFO_MIX...

2018-03-17 16:22:05 7424 3

转载从多级延迟触发器到边沿检测

　　本文记录一下关于延迟触发器链与它的常用用法（即边沿检测。多级延迟的触发器应该是比较常用的，当我们需要对信号信号进行延时，这个时候我们就用到了延迟触发器链。下面就来记录一下吧。　　一、多级延迟触发器（或延迟触发器链）　　（1）多级延迟触发器电路　　多级延迟触发器，顾明思议就是多个触发器串在一起，对信号进行打拍，一个触发器就延时了一拍，也就是延迟了一个时钟周期。多级触发器的代码如下所示：...

2018-03-10 11:34:04 858

转载对Verilog 初学者比较有用的整理(转自它处)

*********************************************************************************************************************作者: Ian11122840    时间: 2010-9-27 09:04    &nbsp...

2018-03-06 17:14:40 723

转载 STM32中的几个时钟SysTick、FCLK、SYSCLK、HCLK

用时钟源来产生时钟！在STM32中，有五个时钟源，为HSI、HSE、LSI、LSE、PLL。①、HSI是高速内部时钟，RC振荡器，频率为8MHz。②、HSE是高速外部时钟，可接石英/陶瓷谐振器，或者接外部时钟源，频率范围为4MHz~16MHz。③、LSI是低速内部时钟，RC振荡器，频率为40kHz。④、LSE是低速外部时钟，接频率为32.768kHz的石英晶体。⑤、P...

2018-03-02 15:35:50 286

转载关于Verilog的可综合性

可综合模型的结构如果程序只用于仿真，那么几乎所有的语法和编程语句都可以使用。但如果程序是用于硬件实现，那么我们就必须保证程序的可综合性，即所编写的程序能被综合器转化为相应的电路结构。不可综合的HDL语句在用综合工具综合时将被忽略或者报错。作为设计者，应该对可综合模型的结构有所了解。虽然不同的综合工具对Verilog HDL语法结构的支持不尽相同，但Verilog HDL中

2018-02-07 17:14:46 1111

转载关于阻塞赋值和非阻塞赋值的浅析

原文地址：关于阻塞赋值和非阻塞赋值的浅析作者：SUN_403阻塞和非阻塞语句作为verilogHDL语言的最大难点之一，一直困扰着FPGA设计者，即使是一个颇富经验的设计工程师，也很容易在这个点上犯下一些不必要的错误。阻塞和非阻塞可以说是血脉相连，但是又有着本质的差别。理解不清或运用不当，都往往会导致设计工程达不到预期的效果，而其中的错误又很隐晦。下面我给大家谈谈阻塞和非阻塞语句的本质区别和在F

2018-01-22 17:16:55 667

转载 FPGA中wire与reg类型的区别

wire表示直通，即只要输入有变化，输出马上无条件地反映；reg表示一定要有触发，输出才会反映输入。不指定就默认为1位wire类型。专门指定出wire类型，可能是多位或为使程序易读。wire只能被assign连续赋值，reg只能在initial和always中赋值。wire使用在连续赋值语句中，而reg使用在过程赋值语句中。在连续赋值语句中，表达式右侧的计算结

2018-01-17 15:29:18 1196

转载【转】python类、对象、方法、属性之类与对象笔记

python中一切皆为对象，所谓对象：我自己就是一个对象，我玩的电脑就是对象，坐着的椅子就是对象，家里养的小狗也是一个对象。。。。。。我们通过描述属性（特征）和行为来描述一个对象的。比如家里的小狗，它的颜色，大小，年龄，体重等是它的属性或特征。它会汪汪叫，会摇尾巴等是它的行为。我们在描述一个真实对象（物体）时包括两个方面：它可以做什么（行为）它是什么样的（属性或特征）。

2017-12-14 18:52:26 148

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