LEBRON599的博客

只是简单的介绍 “ SPC28NHKCPD18RNP ” 的含义。28HCKP:代表28nm Logic HKC Plus 工艺。P：代表DUP(Device Under pad)SP:代表 SMIC PAD。D18:代表1.8V电压。R：代表regular。N：代表Narrow。

在不需要高驱动能力时，Pre-driver可以工作在低功耗模式，从而节省能量。在需要高驱动能力时，pre-driver可以提供足够的电流和电压。Pre-driver可以帮助减少信号传输中的延迟，从而提高GPIO信号的切换速度和响应时间，这在快速切换和高频操作的应用中尤为重要。重点是GPIO Pre-Driver Power和GPIO Pre-Driver Ground有什么区别于其他四个的作用？pre-driver阶段可以帮助稳定电源供应，减少因电源波动或噪声引起的信号干扰，从而提高GPIO操作的可靠性。

如果数据信号在上升沿到来时发生变化，则称为“positive timing_sense”,如果数据信号在下降沿到来时发生变化，则称为“negative timing_sense”时序逻辑电路中的时序关系非常重要，因此不同的时序关系可以导致不同的电路行为和时序问题，如时序噪声和时序冲突等，因此，在数字电路设计中，需要非常小心地定义和分析时序关系，以确保电路的正确性和稳定性。“timing_sense”是一个数字电路设计中的术语，指的是时序逻辑电路中的时序关系。

--在Virtuoso/Calibredrv中启动Calibre DRC读取Virtuoso/Calibredrv中的版图和Rules里面的规则文件---直接输入calibre -gui启动读取Inputs里面的gds文件和Rules里面的规则文件---命令行运行Calibre DRCcalibre -64 -的人才-hier -turbo_all -hyper -nowait$(DRC_RULE_CP)

然后通过命令语句检查是否有出现N阱小于2.5，并且检查...（命令语句的内容）。在.drc里面，以NW_2为例，若NW_2的间距小于0.24um，在RVE上就会显示@后面的内容，即NW 是pace >= 0.24um。//ABOUT

这篇文章目的在于把CSDN上见到的好的文章进行汇总，方便随时查看。

因为在CTS之前我们需要的是先保证信号的传输，在CTS后时钟树建立成功，才有了信号的先后到达的问题，所以此时才有Hold问题。

若设计中只有std cell，没有各种IP和Macro，那我们最终的目的是把电供给std cell。所以，整个powerplan的设计就是如何设计一套供电强壮的供电网络，确保外面进来的电能够充足，足压地供给std cell。这个供电网络在物理实现是用金属层metal来搭建的，而metal本身有电阻存在，所以外界供电进来的电，经过供电网络的传输后会有一定的电压降。所以，我们的目标就是确保外面的供电到达每一个std cell的电压还是足够的高，这样才能保证std cell的速度和正常工作。

有时候，在我们做LVS的情况下，可能想通过add H-Cells文件来加快LVS的速度，但是当没有H-Cells的情况下，该如何生成呢？先点击Match cells by name，然后点击H-Cells Analysis。弹出H-Cells Analysis Options。我们选择默认的阈值，点击OK。这样就自动生成了hcells文件并且能够add 进去。（一）H-Cells Analysis。运行后点击Save H-Cells。发现有hcells文件，点击OK。发现此处已经勾选上了。

如果在电源的power和Ground之间接入一个大小适当的capacitor，利用capacitor隔直通交的特性，可以平缓电源电压的波动。今天就来简单的介绍一下。当然还有一些单元也是充当类似于physical only单元的作用，他的输入连接到TIEHI TIELOW，不需要的时候仅仅充当一些纯粹的物理单元，只有用的时候才成为正式的标准单元。总结来说，PSE和OSE是与晶体管边缘和间距相关的制造效应，添加endcap cells的主要目的是缓解这些效应对电路的负面影响，确保电路性能和可靠性。

下图是从RTL代码到门级网表的过程，这个过程的工作是综合的事情，所以也叫做逻辑综合。即把设计的代码转换成基于foundary标准单元库中各种标准单元的一个电路图。因为netlist本质就是一个逻辑电路图，只不过呈现出来的形式是门级网表netlist。

多模式多端角分析模式。这是在先进工艺下要使用的一种时序分析模式。在01脚本中有这样一段（01脚本讲解见专栏--IC后端学习日志）可以理解为mmmc文件的内容实际上就是viewDefinition.tcl里面的内容。分五部分组成： library_setrc_cornerdelay_corner (由library_set和rc_corner组成)mode。

这类错误与时序约束（constraints）的定义不合理有关。这类错误可能会影响时钟树综合（CTS）和时序分析（STA）。“ 比如generated clock source latency为0的问题。是由于constraint约束不合理导致generate clock无法trace到source clock。”如何理解这句话？上面这句话表示在时序约束中，工具将生成时钟的源延迟（从源时钟到生成时钟的延迟）视为0。从而使时序分析工具无法识别生成时钟的来源，即无法找到生成时钟的源时钟。

我们在innovus里面输入下面的命令来重点检查是否包含no driver的信号上图中的设计不存在有net没有被驱动的情况。若存在，则此时必须反馈给前端，因为这种错误属于设计上的错误。后端做后续的DRC检查以及formal检查都是无法通过的。