FPGA笔试
文章平均质量分 72
Lethe_01
一个被ns2折磨了无数次的小菜同志。
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Verilog 常用语法记录
提示:文章写完后,目录可以自动生成,如何生成可参考右边的帮助文档文章目录前言一、pandas是什么?二、case1.触发条件都不一样时2.触发条件一样时总结前言提示:这里可以添加本文要记录的大概内容:例如:随着人工智能的不断发展,机器学习这门技术也越来越重要,很多人都开启了学习机器学习,本文就介绍了机器学习的基础内容。提示:以下是本篇文章正文内容,下面案例可供参考一、pandas是什么?示例:pandas 是基于NumPy 的一种工具,该工具是为了解决数据分析任务而创建的。二、cas.原创 2022-11-20 19:51:07 · 189 阅读 · 0 评论 -
建立时间和保持时间约束
建立时间和保持时间,余量和解决办法建立时间约束条件(如图红线对比): Tco + Tcomb < Tskew + T - Tsetup保持时间约束条件(如图绿线对比): Tco + Tcomb > Tskew + Thold 建立时间余量: T + Tskew - Tsetup - Tco - Tcomb > 0保持时间余量: Tco + Tcomb - Tskew - Thold > 0例子:建立时间约束条件(如图红线对比): Tco + Tcomb < Ts原创 2022-05-27 16:41:53 · 2287 阅读 · 0 评论 -
Verilog笔试题目01
FPGA笔试Verilog:2022年5月25Verilog:对于:2022年5月251.对11.918做无损定点化,最小位宽是多少位?选择最小位宽时量化误差是多少( )正确答案: A 你的答案: C (错误)A. 12位,0.0118B. 13位,0.0039C. 12位,0.0039D. 13位,0.0118定点量化时分别对整数部分和小数部分进行量化;整数部分为11,需要4位量化,4bit表示范围:0~15;小数部分0.918。假设12.196整体使用12位进行量化,整数原创 2022-05-25 21:47:36 · 747 阅读 · 0 评论 -
FIFO深度计算公式介绍和推导
FIFO深度计算:上一篇文章讲到一个简单的FIFO计算公式,但是只适用于部分情况,下面深层次介绍一下FIFO计算的过程和网上流传的公式提示:先将网上流传的两个公式搬出来:FIFO_Depth>=(wr_clk−rd_clk)∗Burst_lengthwr_clkFIFO\_Depth >= (wr\_clk - rd\_clk)*\frac{Burst\_length}{wr\_clk} FIFO_Depth>=(wr_clk−rd_clk)∗wr_clkBurst_leng原创 2022-05-17 21:53:15 · 3530 阅读 · 0 评论 -
FIFO深度计算
FIFO深度FIFO深度计算公式:1.笔试题12.笔试题23.笔试题3FIFO深度计算公式:对于读写同时进行的FIFO,有一个简便计算公式: FIFO_Depth = Burst_length - Burst_length* (rd_clk/ wr_clk)*(rd_rate) Burst_length:最大突发写长度rd_rate :一个时钟周期内读取数据个数1.笔试题1设计同步FIFO,每100个cycle可以写入80个数据,每10个cycle可以读出8个数据,FIFO的深度至少为(原创 2022-05-17 16:32:25 · 2206 阅读 · 0 评论 -
Verilog笔试题目
(1)在不影响逻辑功能的情况下,CMOS与非门的多余输入端可_____。A.接高电平B.接低电平C.悬空D.通过电阻接地解析:CMOS与非门:只要有一个输入是低电平,与运算之后均为低电平,取非输出高电平,影响结果,若接地或者悬空输出始终为1。CMOS与门、与非门:多余输入端通过限流电阻(500Ω)接电源,即接高电平;CMOS或门、或非门:多余输入端通过限流电阻接地,即接低电平;TTL与门、与非门:a:将多余输入端接高电平,即通过限流电阻与电源连接;b:通过大电阻(大于1原创 2022-05-17 14:31:01 · 3311 阅读 · 0 评论 -
序列检测(FSM状态机)
FSM有限状态机原创 2022-05-17 10:41:29 · 4568 阅读 · 2 评论 -
异步复位,同步释放
FPGA笔试题1:异步复位,同步释放(1)同步复位:always@(posedge sys_clk)只有在时钟上升沿到来时,复位信号才有效。优点:只有在时钟上升沿判断是否复位,从而降低了亚稳态出现的概率;缺点:需要消耗更多的器件资源。因为没有使用寄存器的清零端,是将sys_rst_n作 为输入逻辑的使能信号。同步复位 always@(posedge sys_clk)//同步复位 if(!sys_rst_n) q <= 1'b0 ; else原创 2022-05-16 21:53:38 · 964 阅读 · 0 评论