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FPGA数字信号处理
文章平均质量分 59
上园村蜻蜓队长
数字IC设计工程师、FPGA初学者
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FPGA自学笔记--时钟IP核使用(Verilog&VHDL版本)
时钟ip核是一个比较常用的IP核,主要用于对输入的时钟信号进行进行倍频、分频、调整相位。这些功能其实自己去实现也是相对来说比较简单的,但是既然vivado提供了这种封装好的IP核,我们就可以充分的去利用,减少开发者的工作量,而且时钟ip核也有一些比较高级的功能,比如,输出时钟频率和相位的动态调整等等。本篇文章主要记录时钟ip核的基本使用,并附带verilog和vhdl代码及对应的testbench文件,以供同学们相互交流学习。一、时钟ip简介 在介绍时钟管理IP之前,可...原创 2022-05-09 15:51:35 · 6607 阅读 · 0 评论 -
FPGA自学笔记--串口通信发送多字节数据(verilog版)
串口通信发送多字节数据(verilog版),带testbench。原创 2022-05-01 16:22:31 · 10023 阅读 · 11 评论 -
FPGA自学笔记--串口通信实现(vivado&verilog版)
最近做了两种通信协议的实现的练习(uart,spi),此文介绍uart串口协议(串口发送)的verilog实现和testbench的编写,考虑到还有部分同学使用vhdl,vhdl版本会随后发布。在以后的系列里,还会有介绍spi协议的文章,把我自己学习中遇到的困难和正确的解决方案记录下来,仿真环境为vivado 2018.3.原创 2022-05-01 14:56:30 · 7459 阅读 · 23 评论 -
FPGA自学笔记--DDS ip核的使用(vivado)
学习记录之用。一、DDS概念DDS(Direct Digital Frequency Synthesizer)直接数字频率合成器本文主要介绍如何调用Xilinx的DDSIP核生成某一频率的Sin和Cos信号。二、频率选择打开IP核配置,parameter Selection选择System Parameters,有两种选择,选择System Parameters时,输出频率可以在IP核中直接输入。选择Hardware Parameter时,可以在IP核中或者程序中输入频率控.原创 2022-03-03 09:38:44 · 10051 阅读 · 6 评论 -
线性调频信号的去斜处理和混频的MATLAB实现
首先要知道线性调频信号去斜处理和混频的区别:共同点就是都是正交解调过程,不同点是选取本征信号不同。用于混频的本振信号为单频信号和,这样混频之后的零频部分还是一个有带宽的线性调频信号。而用于去斜的本振信号为线性调频信号本身,这里也是正交解调形式,如果说线性调频信号使用cos来表示,那需要产生一路sin信号(也是线性调频信号) ,在分别相乘得到I路,Q路。如果说线性调频信号使用指数表示,那就是直接去乘它本身。下面是两种方式的比较:我们这里的输入是中频为200Mhz,带宽为320Mhz的线原创 2021-12-09 22:07:26 · 6458 阅读 · 6 评论 -
宽带信号与窄带信号
首先应该要明确的是“宽带”信号和“窄带”信号实质上是一个相对的概念。比如说,10MHz 带宽的接收机在雷达系统中被认为是窄带接收机,然而,达到这种带宽的接收机在通信中却被常常被认为是宽带接收机。这是因为应用的场合不同,造成从信号的带宽的具体数值上很难区分出“宽带”和“窄带”的概念。目前主流的观点认为:宽带信号与窄带信号是根据信号的带宽与载频的比值大小进行区分的。如果信号的带宽和载频的比值不大于10% 的时候,该信号会被认定是窄带信号,若信号的带宽和载频的比值超过百分之十的时候,就可以称之为“宽带”原创 2021-12-02 17:28:17 · 4289 阅读 · 0 评论