数字电路基础
用于FPGA设计的数字电路基础
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半加器,全加器,串行加法和超前加法器
逻辑电路简单,容易理解,缺点是位数较多时,计算较慢?所以如何提高计算速度?原创 2022-08-09 22:20:15 · 525 阅读 · 0 评论 -
建立时间与保持时间
建立时间(Set up time,简写为TsuT_{su}Tsu)是指触发时钟沿(以上升沿为例)到达D触发器之前,要求输入信号必须已经达到稳定的时间。对应的,保持时间(Hold time,简写为ThT_hTh)是指触发时钟沿到达D触发器之后,要求输入信号还需要保持必须稳定的时间。建立时间、保持时间相对于触发时钟沿的关系如图所示。输入信号在建立时间和保持时间不能发生变化,容易出现灾难。D触发器的输出也会有时延,也就是说,D触发器的输出信号(Q)一般会晚于对应时钟信号的出发沿输出有效信号。这个时延一般称原创 2022-06-11 23:39:08 · 1067 阅读 · 0 评论 -
数字电路的竞争与冒险
组合逻辑电路中,同一信号经不同的路径传输后,到达电路中某一会合点的时间有先有后,这种现象称为逻辑竞争,而因此产生输出干扰脉冲的现象称为冒险。竞争(Competition)定义为:在组合逻辑电路中,某个输入变量通过两条或两条以上的途径传到输出端,由于每条途径的延迟时间不同,到达输出门的时间就有先有后,这种现象称为竞争。把不会产生错误输出的竞争的现象称为非临界竞争。把产生暂时性的或永久性错误输出的竞争现象称为临界竞争。一个竞争的例子如图所示。图中的输入信号经过了两个不同的路径,因为处理及布线延时的缘故,不同路径原创 2022-06-11 17:45:08 · 3627 阅读 · 0 评论