NIOS
linmin418
FPGA逻辑设计、Nios系统开发、DSP嵌入式设计、Matlab/PSCAD/Psim电力电子仿真设计、电能质量(APF、SVG开发设计)、智能配电控制器整体设计
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将FPGA(Nios软件部分)程序放在SDRAM里面跑
转自:http://blog.csdn.net/boriscoding/article/details/24450651加了Nios并在上面跑uCOS的时候,nios里面的onchip memory已经无法满足程序的规模了。即使是EP4CE6的,单跑一个带uCOS的nios cpu也不够放。所以必须放到板上的SDRAM(内存)里面去跑。1. 先创建一个Nios核。注意n转载 2016-12-17 14:45:14 · 2521 阅读 · 0 评论 -
NIOS II SPI详解 如何使用SPI方式传输
转自:http://bbs.ic37.com/bbsview-34086.htm1、说明本文是依据笔者阅读《Embedded Peripherals (ver 9.0, Mar 2009, 4 MB).pdf》参考文档所作的个人理解,可以看做是笔记吧。本文只讲NIOS II嵌入式外设SPI的原理与使用,关于IP-CORE的使用,请读者参考 《SPI Slave JTAG to转载 2016-12-17 14:55:22 · 3752 阅读 · 0 评论 -
Can't place all RAM cells in design
转自:http://blog.csdn.net/boriscoding/article/details/18567285在熟悉新环境的qsys,建完nios cpu后,在quartus下编译时报错:Error (170040): Can't place all RAM cells in designInfo (170034): Selected device has 3转载 2016-12-17 15:10:31 · 3185 阅读 · 0 评论 -
Fixing nios problem "System ID mismatch System timestamp mismatch"
转自:http://blog.csdn.net/boriscoding/article/details/18737321一开始在nios flash programmer里面出现:Connected system ID hash not found on target at expected base address其实就是jtag没连好,板子多的时候容易连到其他的板子上。但是网上转载 2016-12-17 15:13:15 · 943 阅读 · 0 评论 -
解决region onchip_memory is full/overlaps previous sections问题
转自:http://blog.csdn.net/boriscoding/article/details/19160937做一个简单的nios实验,板子上不带SDRAM,所以只能用onchip memory不想弄得太大,于是配置的时候配得太QQ了16bit/word x 128word。后来在Eclipse Build project死活通不过,报错大致如下(我的没了,黏一段别人的报转载 2016-12-17 15:14:54 · 858 阅读 · 0 评论 -
Quartus II 中常见Warning 原因及解决方法
转自:http://blog.csdn.net/boriscoding/article/details/194923071.Found clock-sensitive change during active clock edge at time on register ""原因:vector source file中时钟敏感信号(如:数据,允许端,清零,同步加载等)在时钟的边缘同时变化转载 2016-12-17 15:17:25 · 4368 阅读 · 0 评论 -
IOWR_ALTERA_AVALON_PIO_DATA函数用法
转自:http://blog.csdn.net/boriscoding/article/details/19493313在Nios II中选中类如IOWR_ALTERA_AVALON_PIO_DATA的函数--->Open Definition--->会看到#define IOWR_ALTERA_AVALON_PIO_DATA(base, data) IOWR(base, 0, d转载 2016-12-17 15:20:17 · 2856 阅读 · 0 评论 -
Quartus Internal Error subsystem /..../...../amerge amerge_merger_op.cpp line:911
转自:http://blog.csdn.net/boriscoding/article/details/20609595公司用Quartus 10.0。编译单个模块的vhdl或者verilog没有错误。偏偏在第一部Analysis & Synthesis的最后一点(大概97%)处,弹出一个错误对话框,大致内容是:Quartus Internal Error subsystem /..../转载 2016-12-17 15:22:03 · 2413 阅读 · 0 评论