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原创关于vivado之中set_multicycle_path时钟约束设计的问题

在设计时钟约束问题之前，需要注意两个概念，一个是建立时间、一个保存时间。建立时间是指，对于一个D触发器来说，时钟到达之前，数据应该保持稳定的时间。保持时间是指，时钟到达之后，数据应该保持稳定的时间。我对于这个问题的理解是，建立时间，是在D触发器之前，需要进行组合逻辑计算的时间，包括线路的传输时间。保持时间是指，当上升沿到达之后，需要多少时间保持数据的稳定，相关...

2018-10-15 08:54:08 5623

原创 vivado下生成ip核

如图所示，是在vivado上对ip核进行相关的配置，而本地建立的Ip核地址可以在repository中进行识别。在create archive of ip这个选项中，可以设置综合生成一个压缩文件用于将ip核传输给其他人使用。在菜单栏中，选择create and package new ip ，然后一直到底。通过如图所示的信息栏，输入相关的信息。在identification中配...

2018-10-09 19:47:09 3548

转载 MAX_FANOUT 属性问题

Fanout，即扇出，指模块直接调用的下级模块的个数，如果这个数值过大的话，在FPGA直接表现为net delay较大，不利于时序收敛。因此，在写代码时应尽量避免高扇出的情况。但是，在某些特殊情况下，受到整体结构设计的需要或者无法修改代码的限制，则需要通过其它优化手段解决高扇出带来的问题。以下就介绍三个这样的方法：首先来看下面这个实例，如图1所示为转置型FIR滤波器中的关键路...

2018-09-16 16:41:38 3397 1

原创关于在xilinx的FPGA上使用进位链原语的方式编写加法器

不得不说，老师布置这个任务，让用进位链原语的方式将定点数加法器写出来，有点愚蠢，vivado自带综合软件可以说是优化做的非常不错了，如果非要用原语去写，无非是把人家综合的结果实现一遍。反复读取xilinx的官方文档，仅仅介绍进位链的原语输入以及输出是什么并没有直接写怎么用，无奈，只能按照人家的综合文件对照文档反复摸索。对于定点数加法器设计来讲，一般采用的是超前进位加法设计。公...

2018-09-13 08:44:10 2987 2

原创关于django连接mysql数据库问题

首先，应该配置setting.py文件，因为setting.py中默认的是django自带的数据库，这里我们做使用的是mysql。DATABASES = { 'default': { 'ENGINE': 'django.db.backends.mysql', 'NAME': 'shiguang_1', 'PASSWORD': 'oKOEr1f...

2018-07-12 08:12:19 187

在官网上https://www.djangoproject.com/download/。提供了django2.多的版本的pip安装命令，但是我失败了，而且不知道问题在哪，之后将其源码下载下来进行编译，安装。在相关路径下使用命令：sudo python3 setup.py install我没用过pip3 install Django==2.0.7这个命令，可能可以。记住，django 2以上的版本只...

2018-07-11 21:18:23 1818

原创关于ubuntu下vivado无法连接FPGA的问题

一般来说，你在ubuntu上安装好了vivado，想把程序下载到fpga板子上进行debug的时候，通常会面对vivado无法识别板子的问题，这种问题在于，你没有相应的驱动。具体怎么解决如下：首先，你需要找到一个文件夹叫做install_script这个文件夹的位置在你安装vivado的文件下，题主的vivado安装在/vivado_install 目录下，所以题主运行指令 cd /v...

2018-06-25 10:13:12 4236 4

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