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RSS订阅原创 FPGA 电路开发入门实验（1~6）
（一）用1个拨码开关控制所有的LED灯亮灭（二） （2.1）放置2个2-4译码器模块，则总共有2组SW，每组2个，2组LED，每组4个，每组SW分别控制其对应的LED组。（2.2）参照代码，设计一个3-8译码器，完成类似的拨码开关实验。注意代码中的信号宽度设定。（2.3）自行查阅手册中的7段译码器管脚对应关系，用4个拨码开关控制一个7段译码器的数字，从0-9-A-F，共16个数字和字母。(三)计数
2017-11-19 23:16:43
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原创 Verilog设计作业
用verilogshi实现 （一）拼接4-16译码器： 编辑代码如图 仿真图片如图 （二）设计M=12的计数器 代码如图 仿真结果如图 （三）设计M=20的计数器 代码如下 仿真结果如图 （四）设计一个计数器，从0递增1计数到9，然后递减1计数到0，如此往复。例如：0,1,2…9,8,7…0,1,2… 代码如图 仿真结果如图
2017-10-29 17:15:47
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原创 QUARTUS Ⅱ仿真（一）
quartus Ⅱ仿真 （一）拼接4-16译码器： 任何一项设计都是一项工程(Project)，利用New Project Wizard工具选项来创建设计工程，即 令顶层设计cnt10.vhd为工程，并设计工程相关信息：工程名， 目标器件，综合器，仿真器等。（1）打开File?New Project Wizard建立新工程管理窗口，在界 面上找到事先设定好的文件夹，设定工程名，选中已存盘文件，
2017-10-21 00:31:10
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空空如也
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