2021年06月_Linux学习之路

06月

转载 DDR3基本概念 - Write leveling（写入均衡）

原文链接：https://blog.csdn.net/tbzj_2000/article/details/88304245为了提供更好的信号完整性，DDR3的memory controller可以使用write leveling来调整DQS差分对和CK差分对的相对位置，利用DQS差分对路径上的可调整延时来达成该目的。对于简单的运用，比如on-board DDR memory，并且仅有一颗DDR内存的情况下可以考虑不需要做write leveling。T型布线，如下图。该布线方式同步切换噪声（Simul

2021-06-17 15:24:54 2512

转载 DDR3基本概念 - 8n pre-fetch architecture的含义

原文链接：https://blog.csdn.net/tbzj_2000/article/details/90762749在DDR3标准中提到"The DDR3 SDRAM uses a 8n prefetch architecture to achieve high-speed operation".n表示DDR内存颗粒的位宽（一般为4/8/16bits). 8表示burst的最大数据量。为了获取最佳的性能，DDR3一次读写数据位数为8 x n。如下图所示，READ 通道有一个32数据到8个4位b

2021-06-17 15:18:56 1368

原创 4412 audio 分析

文章目录1. 音频基本概念1.1 原理图1.2 IIS通信时序1.3 了解几个概念2. 主从模式分析3. 时钟分析3.1 Audio sub system3.2 epll3.3 IIS4. 修改记录1. 音频基本概念1.1 原理图SOC与codec之间通信分为控制接口I2C和数据接口I2S，I2S有三个时钟信号，MCLK，BCLK，LRCLK，这三个时钟尤为重要。1.2 IIS通信时序1.3 了解几个概念采样频率(FS)：一秒采集多少个声音“像素”，每采集一个点，左右声道切换一次，

2021-06-16 11:06:31 1932

原创 common clk framework

文章目录1. 概述2. mux、gate、divider注册过程分析clk_hw_register_muxclk_hw_register_gateclk_hw_register_dividerclk_register3. 4412 audio clk 的注册过程of_clk_add_hw_provider4. 时钟的使用过程分析clk_getclk_enableclk_get_rateclk_set_rateclk_set_parent1. 概述2. mux、gate、divider注册过程分析内核将

2021-06-16 10:36:29 1641 1

原创内核启动早期的打印

在移植4.16内核到tiny4412的过程中遇到一个问题，官方的uboot2012引导内核成功卡在staring the kernel没有了下文，看来内核还没有到注册uart驱动就已经挂掉了，尝试打开 early printk ，让内核自解压之后能够及时的打印信息。说句题外话，内核启动卡在staring the kernel，在2440的时代，未使用设备树，这种情况往往是机器ID设置错误，或者是串口波特率等方面的原因导致，在设备树的时代，机器ID已经被废除，最有可能的问题可能就是出在设备树的身上。##e

2021-06-11 13:49:27 1501 3

空空如也

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原创 perf性能瓶颈分析小试牛刀

原创一款特殊的LCD屏幕驱动调试

tny4412_12.16.patch

dnw_fastboot_for2440

LINUX设备驱动程序第三版配套源码

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