十位二进制计数器的Verilog仿真

//十位二进制计数器
module a23(
    input clk,          // 时钟信号
    input reset,        // 复位信号
    output reg [9:0] count // 十位二进制计数输出
);

// 当复位信号为高时，计数器归零
always @(posedge clk or reset) 
begin
    if (reset) 
       count <= 10'b0000000000;
    else begin
        // 计数器在1023到0之间循环
            count <= count + 1;
             if (count == 10'b1111111111) 
                count <= 10'b0000000000;
        end
end

endmodule

//testbench
`timescale 1ns / 1ps

module a23_tb;

// 时钟周期
parameter T = 10;

// 测试信号
reg clk;
reg reset;
wire [9:0] count;

// 实例化计数器
a23 uut (
    .clk(clk),
    .reset(reset),
    .count(count)
);

initial begin
    // 初始化输入
    clk = 0;
    reset = 0;
    
    // 等待四个时钟周期
    #37;
    
    // 复位计数器
    reset = 1;
    #30;
    reset = 0;
    
   
    // 结束仿真
    #2000000 $finish;
end
// 时钟信号生成
always begin
#5 clk = ~clk;
end

endmodule