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零时的轻语者

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分类专栏： Verilog 文章标签： verilog

于 2021-12-03 21:31:16 首次发布

本文链接：https://blog.csdn.net/lsdqyz/article/details/121707461

该博客介绍了数字显示系统的设计，包括时钟分频器、GPU单元、数码管显示模块及其优化。系统通过clkDiv模块产生不同频率的时钟，并在GPU中进行数据移位和存储。GPU的数据通过segMsgout模块转换为数码管显示，同时实现了按键输入功能。博客探讨了如何减少模块间的冗余，提高系统效率。

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TOP module

module top(
	input clk100mhz,
	input clr,
	input s,
	input key1,
    input key2,
    input key3,
    input key4,
    input  [2:0]count1,
	output [3:0] pos1,
    output [3:0] pos2,
    output [7:0] seg1,
	output [7:0] seg2
	);
   wire [3:0]data;
	wire clk190hz, clk3hz;
	wire [15:0]dataBus1;
	wire [15:0]dataBus2;
	clkDiv U1(clk100mhz, clk190hz, clk3hz);
	GPU U2(.clk3hz(clk3hz), .clr(clr),.s(s),.n(data),.w(count1),.dataBus1(dataBus1),.dataBus2(dataBus2));
	segMsgout1 U3(clk190hz,dataBus1, pos1, seg1);//输入显示数码管
	segMsgout2 U4(clk190hz,dataBus2, pos2, seg2);//输出显示数码管
	Pushin U5(key1,key2,key3,key4,s,clr,count1,clk100mhz,data);
endmodule

clkDiv module

module clkDiv(
input clk100mhz,
output clk190hz,
output clk3hz
    );
    reg [25:0]count=0;
    assign clk190hz=count[18];
    assign clk3hz=count[25];
    always@(posedge clk100mhz)
     count<=count+1;
endmodule

GPU mo