从计算到设备/内存的高速互连协议

CXL：Compute Express Link， 一种基于PCIe 5的、新型的从计算到设备/内存的高速互连协议。1）提供与计算端互连的三种可选应用接口

1. HLS（HaL Stream interface），基于CXS的流总线接口
2. AXI4总线接口，可以提供DMA可选特性。
3. CLS，基于CXS的CXL流总线接口

2）提供与Serdes设备端互连的、遵顼PIPE（PHY Interface for the PCI Express Architecture）规范的接口。

3）可以实现EP和RP两种功能模式。

CXL控制器主要包括以下：

1. 应用层
2. 事务层
3. 数据链路层
4. 物理层

事务层TL：

1）接收端

1. 从数据链路层接收事务层数据包TLP；
2. 分析TLP头部，将数据路径上的负载进行对齐；
3. 接收到的TLP首先要错误检查，包括ECRC和格式检查；
4. 存储转发RAM。针对Posted、Non-Posted和完成的三种数据包，分别有各自的接收缓冲，并且是按照各自独立的数据流进行转发和其他处理。
5. 所有读/写配置寄存器、中断相关的消息、错误消息都有相应的模块各自处理。
6. 根据接收缓冲的可用空间，独立设置三种数据包的接收流控参数。流控协议确保接收缓冲不会溢出。

 2）发送端

1.  Posted、Non-Posted和完成数据包通过各自独立的接口来自主机端；
2.  将每个数据包封装成TLP数据包，并转发到数据链路层。
3. CXL控制器本的产生的完成和消息数据包也转发到数据链层。