My FPGA
luoyouhui
这个作者很懒,什么都没留下…
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VHDL的代码风格
<br /> 良好代码编写风格可以满足信、达、雅的要求。在满足功能和性能目标的前提下,增强代码的可读性、可移植性,首要的工作是在项目开发之前为整个设计团队建立一个命名约定和缩略语清单,以文档的形式记录下来,并要求每位设计人员在代码编写过程中都要严格遵守。良好代码编写风格的通则概括如下: <br />(1) 对所有的信号名、变量名和端口名都用小写,这样做是为了和业界的习惯保持一致;对常量名和用户定义的类型用大写; <br />(2) 使用有意义的信号名、端口名、函数名和参数名; <br />转载 2010-10-06 19:44:00 · 2311 阅读 · 0 评论 -
verilog
verilog语法不允许同一个信号在不同的always中的赋值,一旦你写了就报错,Errorhttp://zhidao.baidu.com/question/102645598.html原创 2011-07-01 00:04:00 · 523 阅读 · 0 评论