高级verilog开发 复杂数字时钟的完整功能+详细介绍
初级verilog开发 完整数字时钟的设计 功能
实现功能1:按键切换显示 时间 日期 闹钟
2:按下调整按键,所调整数据在七段数码管中闪烁
3:调整时,时钟继续进行
4:闹钟时间到,led灯闪烁
模块1 数字时钟控制模块
module clock_control (
input wire clk,
input wire rst,
input wire keyflag1,//调整键
input wire keyflag2,//加键
input wire keyflag3,//减键
input
原创
2020-11-23 19:40:05 ·
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