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lybinger
这个作者很懒,什么都没留下…
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SystemVerilog学习心得【持续更新】
Elaboration是个什么过程? 语义分析(parsed)完之后,在进行simulation之前,需要确保RTL中各modules已被定义,并且处理模块之间的参数传递,这个过程就是elaboration. 4-state data types logic reginteger time 2-state types bit int signed data type原创 2015-06-09 10:15:26 · 7329 阅读 · 0 评论 -
OVM学习--持续更新
记录学习ovm的心得。原创 2015-07-08 13:07:54 · 1863 阅读 · 0 评论
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