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RSS订阅原创 HDLbits 4位BCD计数器2
module top_module ( input clk, input reset, // Synchronous active-high reset output [3:1] ena, output [15:0] q); reg [3:0]unit,ten,hun,thu; always@(posedge clk)begin if(reset) unit <= 4'b0;
2021-10-07 15:10:49
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原创 HDLbits 4位BCD计数器
module top_module ( input clk, input reset, // Synchronous active-high reset output [3:1] ena, output [15:0] q); decade_cont decade_cont0(clk,reset, 1'b1,q[3:0]); decade_cont decade_cont1(clk,reset, ena[1],q[7:4]); decade_con...
2021-10-03 20:33:40
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空空如也
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