静态分析—扇入、扇出、圈复杂度

静态分析是一种检查代码的方法,无需执行程序。它提供了一种机制,可以审查代码结构、控制流和数据流,检测潜在的可移植性和可维护性问题,计算适当的软件质量测度。

其中控制流分析包括:扇入、扇出、圈复杂度。

常见的控制流图:

圈复杂度:

常用的一种代码复杂度的衡量标准。它是对源代码中线性独立路径数的定量测量,用来衡量一个模块判定结构的复杂程度。

圈复杂度与分支语句、循环语句的个数,以及判定复合条件的逻辑组合符成正相关。

圈复杂度计算公式:V\left ( G \right )=e-n+2=P+1=A+1

其中:V(G)表示圈复杂度;

e表示控制流图中边的数量;n表示控制流图中节点数量(包括起点和终点,所有终点只计算一次);

P表示控制流图中的判定节点数(每个判定条件对应一个判定节点,另:判定条件和判定语句不是一个概念,一条判定语句中可能存在多个判定条件,如if((a<7)|(b>5)));

A表示控制流图中的封闭区域数。

圈复杂度大,说明程序代码的逻辑判断复杂,可能代码质量低且难以测试和维护。

例子:一段C语言代码绘制控制流图如下图

 可知e=9,n=8,P=2,A=2,因此圈复杂度为3

扇入、扇出:

扇入、扇出表示函数之间的调用关系。

扇入指直接调用该模块的上级模块的个数;扇出指该模块直接调用的下级模块的个数。

扇入大表示模块的复用程度高;扇出大表示模块的复杂度高。

 

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在Verilog中,扇入是指门电路允许的输入端数目,而扇出是指一个门的输出端所驱动同类型门的个数,或称负载能力。一般门电路的扇入系数为1-5,最多不超过8,而扇出系数为8,驱动器的扇出系数可达25。扇入扇出系数都是衡量门电路负载能力的重要指标。 在Verilog中,一个模块扇入是指有多少个上级模块调用它。扇入越大,表示该模块被更多的上级模块共享,这是我们所希望的。然而,为了获得高扇入,我们不能不惜代价地将彼此无关的功能凑在一起构成一个模块,因为这样的模块内聚程度会降低,这是我们应该避免的。 在Verilog中,高扇出信号可能会因为布线拥塞而出现时序问题。为了规避这个问题,常用的方法是通过寄存器复制的方式降低扇出,可以通过MAX_FANOUT参数来实现寄存器复制。 这样可以有效地解决布线拥塞和时序问题。<span class="em">1</span><span class="em">2</span><span class="em">3</span> #### 引用[.reference_title] - *1* *2* [【转】关于 FPGA 内部信号扇入扇出](https://blog.csdn.net/li395706235/article/details/81558977)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v93^chatsearchT3_2"}}] [.reference_item style="max-width: 50%"] - *3* [Vivado综合属性之MAX_FANOUT](https://blog.csdn.net/LIYUANNIAN/article/details/128605094)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v93^chatsearchT3_2"}}] [.reference_item style="max-width: 50%"] [ .reference_list ]
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