FPGA
langya_2007
某211小硕一枚
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静态时序分析之建立保持时间余量的计算
计算:Tsslack=Tclk-T1+(1.5-2.5)-Tsetup=8-3+(1.5-2.5)-0.5=3.5nsThslack=T1-(1.5-2.5)-Thold=3+1-0.5=3.5ns PS:并不是建立和保持时间余量越大越好,因为两者相互制约,不可能满足两者越大越好。如果逻辑延时很短,时钟偏斜很短,则很有可能导致保持时间违例;如果逻辑延时过长,则很...转载 2018-07-28 22:05:49 · 3249 阅读 · 1 评论 -
FPGA STA(静态时序分析)
https://www.cnblogs.com/zfyouxi/p/5183903.html转载 2018-07-26 16:42:29 · 540 阅读 · 0 评论 -
数字系统中的亚稳态及其解决办法
http://www.cnblogs.com/linjie-swust/archive/2012/01/07/YWT.html转载 2018-07-26 16:47:22 · 153 阅读 · 0 评论