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RSS订阅原创 按键消抖 有感
假设按键一般在20ms之内可以稳定，但是极端情况，抖动时间在50ms；wire nedge;//下降沿。按键按下wire pedge;//上升沿，按键按回assign nedge=!key_a&&key_b;assign pedge=key_a&&!key_b;状态分为：空：若检测到下降沿则跳到按下状态； 按下...
2019-05-23 20:04:00
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原创 quartus + modelsim 联调的问题
电脑上安装了quartus ,ise ,vivodo ,之前尝试讲ISE与modelsim 联调，安装xilinx库的时候不知道为啥全modelsim就出问题了，从quartus里面也打不开，说软件未破解，http://bbs.elecfans.com/jishu_433057_1_1.html按照这个步骤从新做了一遍，两个软件都关闭并重新打开后又好了，不同的处理是，设置环境变量的变量名不同。...
2019-05-11 21:05:33
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转载 moore状态机与米勒状态机区别
关于摩尔型状态机与米利型状态机的区别2008-10-28 20:06:29分享到：除了书本上的定义之外，我想他们在波形上表现的区别更值得注意。以一个序列检测器为例，检测到输入信号11时输出z为1，其他时候为0。用摩尔型FSM实现需要用到三个状态（A，B，C）。而用米利型FSM实现则需要两个状态（A，B）。摩尔型FSM输出函数的输入只由状态变量决定，要想输出z=1，必须C状态形成，即寄存...
2018-09-14 10:27:42
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转载 task 用法
verilog中的task用法---（转） (2016-09-26 14:59:43) 分类： FPGA学习--转载 任务就是一段封装在“task-endtask”之间的程序。任务是通过调用来执行的，而且只有在调用时才执行，如果定义了任务，但是在整个过程中都没有调用它，那么这个任务是不会执行的。调用某个任务时可能需要它处理某些数据并返回操作结果，所以任务应当有接收数据的输入端...
2018-08-20 16:15:19
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转载 verilog中define、parameter、localparam的区别
verilog中define、parameter、localparam的区别lihaichuan关注0人评论14548人阅读2012-12-13 09:35:29Verilog代码可移植性设计1. 参数定义localparam，实例代码如下：module tm1( clk,rst_n, pout ...
2018-08-16 10:48:56
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转载 FPGA100 问
1.FPGA不是编程语言，而是一种可综合的硬件描述语言。 2.Verilog 支持两种进程initial和always进程 3.阻塞与非阻塞指的相对于进程本身而言的。 4.使用进程模块的电路类型： 组合电路-----对组合逻辑中使用的所有输入敏感 例子： always@（a o...
2018-07-17 15:19:59
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原创 MCU-txstart_req进来后如何使发射处理器初始化
txstart_req信号持续21个mac_clk, 进来后怎么使得phy_rst=0.且只维持一个mac_clk周期；always @ (negedge GLB_RST or posedge MAC_CLK) if (!GLB_RST) //These signals can only be reset by the global ...
2018-07-16 16:49:50
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转载 fpga 内部结构（一）
FPGA结构简介1、总体结构FPGA内部最主要的、最需要关注的部件是CLB（Configurable Logic Block，可配置逻辑块）、Input/Output Block（输入/输出块）和BlockRAM（块RAM）。CLB是FPGA具有可编程能力的主要承担者。通过配置这些CLB可以让FPGA实现各种不同的逻辑功能。Input/Output Block分布在FPGA的周边，也具有可编程特性...
2018-07-03 16:52:12
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原创 conv_encoder IP 卷积码ip核调用
ip核在综合时被认为是一个黑盒子，综合器不会对IP 核做任何编译，IP核的仿真主要是运用core generator 的仿真模型来完成，会自动生成扩展名为.v的文件，调用时按照一般文件调用即可；实验问题：isim仿真未出现正确波形，输出为零，也就是没有成功调用ip核。解决：待定...
2018-06-26 10:48:27
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原创 加扰
加扰目的：当输入的信号出现连零或连1时候，接收端容易出现判决错误，避免这种情况，在不增加冗余下，通过扰码器使原始信息生成具有白噪声特性的随机序列，零或1出现的概率相同都是二分之一；实验总结：注意 if....else if...的电路模型...
2018-06-25 14:59:45
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转载 长短序列生成
根据之前所述，物理层协议数据单元（PPDU）帧结构中，IEEE 802.11a标准定义了短训练序列的结构和数值。 短训练序列的主要用途是进行信号检测、自动增益控制（AGC）、符号定时和粗频率偏差估计。 它包括10个重复的符号，每个长度800ns。从频域来看，这些短训练序列数据占用每个OFDM符号（52个非零子载波）中的12个（载波间隔是正常符号的4倍）。 如果用-26~26来标识非零子载波，那么短...
2018-06-13 10:10:37
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原创 FIFO--同步模块
同步模块刚开始把sync_w2r,wyncr2w写在一个module 里 仿真的时候报错modelsim too many port connections. expected 5, found 6.找了一圈答案，没找到确切的 猜想是不是我前面选择的芯片型号就不支持这么多的接口？？只能用笨办法 把两个分开写 仿真就不报错了 另外parameter 的用法 ：在一个module...
2018-05-22 20:34:27
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空空如也
空空如也
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