m0_44975337的博客

原创 科技论文中字母正斜体及大小写的规范写法（链接汇总）

https://blog.csdn.net/weibo1230123/article/details/79443359https://blog.csdn.net/wanjiac/article/details/106085105?spm=1001.2101.3001.6650.1&utm_medium=distribute.pc_relevant.none-task-blog-2%7Edefault%7EBlogCommendFromBaidu%7Edefault-1-106085105-b

原创 AD 对器件统一标号

原创 AD 对同样的器件整体修改：

对想要整体修改的元器件点击右键

原创 ise error(This port is connected to an input buffer and other components.)

转载 verilog中assign和always@(*)的区别

verilog中assign和always@(*)的区别和值得注意

原创 keil Error: can ‘t execute ‘C :Kei 1 C51\BIN\C51. EXE

当运行keil出现如下错误时然后点击确定在运行即可

原创 数字调制解调技术的MATLAB与FPGA实现(关盘资料源码)

链接：https://pan.baidu.com/s/1mhA0-IEhe6NFh_L4xqeogA提取码在下面提取码：ucex

原创 数字调制解调技术的MATLAB与FPGA实现2015

链接：https://pan.baidu.com/s/1SPV2ixZ6wNEVOd66NMgFgw网盘 提取码在下边提取码：8gwe

原创 调制与解调(多网站)

数字调制的原理：转载于以下https://blog.csdn.net/qq_34840129/article/details/88785772https://blog.csdn.net/qq_34840129/article/details/88785772**********************************************************************************************************正交调制与解调：.

原创 ise verilog 基于RS232的串口通信 数据回环 (一)：模块设计

接口特性可以查看以下这篇文章：https://blog.csdn.net/baijingdong/article/details/20460019首先我们先建立以下模块：其中po_data[7:0]:将输入的一个串行数据转换为一个并行数据。po_flag:数据标志信号为高电平时，并行数据可以被使用。pi_data和pi_flag同理。 最后我们来例化这三个模块...

原创 ise 检查仿真文件(tsetbeach)的语法错误

原创 ise 检查文件语法错误

对于顶层模块：

原创 ise verilog 锁相环PLL IP核 分频设计

弹出后的窗口根据自己的板子进行不同的配置最后点击generate，等待一会点击close

原创 matlab生成FIR滤波器系数

首先再命令窗口输入：filterDesigner; %打开滤波器设计界面出现如下界面：我们按照下图所示进行配置，可以根据自己的需求配置不同的参数生成好之后按下图方法点击最后得出以下：为方便使用，我们写代码把他写道txt文件内%% 写数据for i=1:length(Num) if (i==length(Num)) fprintf(fild,'%0.16f',Num(i)); %数据写入 else ...

原创 ise verilog 乘法器IP核 代码及仿真

双击之后到如下界面：注意：上图中流水级数设为1，输出比输入延时一个时钟周期等待生成好之后，点击colse，然后把生成好之后的IP核添加进去。代码如下所示：module multiplier(input wire sys_clk , input wire sys_rst_n , input wire mult_ce , //时钟使能信号input wire mult_sclr...