m0_45210714的博客

原创 Verilog中多个信号自加1，只有一个信号起作用的原因之一

解决：else语句下有三条语句，需要使用begin...end括起来，否则只会执行第一条语句，剩下两条将会独立处理（target_addrb_y、target_addrb_z一直被保持为初值0），即使满足if的条件也不会进行自加。问题描述：如下图，在always块中，满足一定条件，就将三个地址信号：target_addrb_x、target_addrb_y、target_addrb_z全部自加一。但是仿真波形显示只有target_addrb_x信号达到了我们想要的结果。