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计算机组成原理
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白鹿贞松
宁鸣而死,不默而生
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计算机组成原理——单周期CPU
目录rom取指令instructionMemorytb.vrom取指令instructionMemory`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company: // Engineer: // // Create Date: 2017/04/23 23:00:48// Design Name: // Module Nam原创 2021-11-22 20:11:07 · 4407 阅读 · 0 评论 -
计算机组成原理——存储器
目录data_ram_displaydata_ram_display`timescale 1ns / 1ps//*************************************************************************// > 文件名: data_ram_display.v// > 描述 :数据存储器模块显示模块,调用FPGA板上的IO接口和触摸屏// > 作者 : LOONGSON// > 日期 : 201原创 2021-11-02 16:15:59 · 1164 阅读 · 0 评论 -
计算机组成原理——ALU
`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company: // Engineer: // // Create Date: 2021/10/12 17:17:51// Design Name: // Module Name: ALU// Project Name: // Target Devices: // Tool Ve原创 2021-10-19 15:21:03 · 1501 阅读 · 0 评论 -
计算机组成原理——寄存器堆
MIPS有个32寄存器,每个寄存器32位由display编写可知input_sel控制输入情况input_sel=00:读地址1,01:读地址210:写地址,11写数据读寄存器不需要时钟控制,但写寄存器需时钟控制。原创 2021-10-05 20:18:36 · 3734 阅读 · 1 评论 -
计算机组成原理笔记
verilog语言1’b0<位宽><进制><数字>verilog中用“<= “ 和 “=”赋值的区别①=赋值:线程会暂停在赋值处等待赋值完成再进行下面的语句②<=赋值:并不会等待赋值的完成,而是进行下面的组合逻辑使用=赋值,时序逻辑使用<=赋值:此赋值方式可以避免在仿真出现冒险和竞争现象。wirewire型数据常用来表示以assign关键字指定的组合逻辑信号,模块的输入输出端口类型都默认为wire型,wire相当于物理连线,默认初始值是z原创 2021-10-05 17:20:03 · 177 阅读 · 0 评论 -
计算机组成原理——乘法器
verilog语言1’b0<位宽><进制><数字>verilog中用“<= “ 和 “=”赋值的区别①=赋值:线程会暂停在赋值处等待赋值完成再进行下面的语句②<=赋值:并不会等待赋值的完成,而是进行下面的...原创 2021-09-25 21:52:54 · 1608 阅读 · 1 评论