Charon的Verilog学习笔记<1>

因为这学期开了FPGA这门课程，涉及到必不可少的语言学习，学的就是Verilog，以此来记录Verilog的学习过程啦，当然不会跟着老师走，会在里面加入一些自己的想法和设计内容，我觉得我们专业老师有句话说的很对啊，大学里，你从老师那里得到的顶多算见识。我也能深刻的体会到，理工科的学习的确是靠自己那颗乐于探索的心的，今天打开Multisim,看见自己曾经的那些设计，好怀念啊，想起那段时间天天泡在仿真设计里，真的很满足了。
好啦，开始第一次笔记的学习内容。
Verilog的起源就不赘述了，我们直接打开这门语言的大门吧（话说和c真的很像！！！）

module 3vote(A,B,C,r)；
//定义模块，模块名为3vote，这里的A,B,C,r分别是输入端和输出端
output r;
//输出端为r
input A,B,C;
//输入端为A,B,C
and(a1,A,C);
//第一个与门，a1为与门的输出端，A,C为与门的输入端
and(a2,A,B);
//同上
and(a3,B,C);
or(r,a1,a2，a3);
//或门，输入为a1,a2,a3,输出为r
endmodule
//结束

quartus运行通过结果如下

其实这就是一个简单的三人表决器，用与门和或门搭建的，也是数字电子技术中比较简单的一个设计。
我用multisim搭建的图形如下
搭建的有点丑，好久没用multisim了，有点不熟练
这就是我们第一个案例，就当是入门啦
可以发现Verilog的语法比较简洁。
后续会更新一些基本的语法内容+自己做的一些案例