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原创 DDR instroduction

•DDR4 Basics (systemverilog.io)•深入浅出DDR系列(一)--DDR原理篇_奇小葩的博客-CSDN博客_ddr工作原理

2022-04-17 19:51:52 257

原创 DDR5 trainning

1. read train2. read preamble train3. ca train4. cs train5. write leveling 1）extern write leveling train： 2）internal cycle alignment ：host可以调整dqs_t/c的delay，使其满足CWL...待续...

2021-08-17 16:42:19 1739

转载 SystemVerilog functional coverage

转载：SystemVerilog functional coverage 学习_吹爆大气球的博客-CSDN博客

2021-08-04 11:27:38 155

原创 DDR5 CMOS based receiver

具体原理是什么呢？

2021-07-27 11:39:07 140

原创 2021-07-20 DDR5 writeback suppression mode

什么个工作原理？

2021-07-20 15:12:49 161

空空如也

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