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RSS订阅原创 亚稳态和同步器
1. 亚稳态1.1 什么是亚稳态亚稳态是指在设计的正常运行过程中，信号在一定时间内不能达到稳定的0或者1的现象。在多时钟设计中，亚稳态是不可避免的，我们可以减少亚稳态发生和传播，消除亚稳态的有害影响。1.2 为什么会产生亚稳态数字化电路都是只有0和1，理想情况下，如果输入电压高于Vth那么就是1，如果低于Vth就是0，Vth叫做判断阈值。但是实际情况没有一个点来作为分界线，理想情况的电路做不出来。实际上是高于VH才算1， 低于VL才算0, VH>VL，也就是说高阈值VH和低阈值VL之间
2022-03-31 16:51:58
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原创 异步FIFO
为什么使用异步FIFO异步FIFO一般用来解决跨时钟域传输的问题，他的输入和输出对应的时钟不一致，可以理解为蓄水池的问题，一边放水，一边灌水，那么就牵扯到水池的建造规模，也就是深度的计算异步FIFO深度的计算...
2022-03-31 14:46:18
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原创 占空比50%的分频器
分频器、倍频器：就是基于某个时钟频率扩展出多个时钟频率结构如下根据上图可以看出，偶数分频的触发条件对应所有时钟的上升沿，当然下降沿也可以，奇数分频既包含上升沿也包含下降沿，以2分频举例，基本时钟上升沿到来一次，时钟翻转一次，4分频就是基本时钟上升沿到来两次，时钟翻转一次。偶数分频代码如下：//实现偶数分频module div_even(input clk,input rst_n,output clk_div);parameter div_num = 4;//分频数reg[3:
2022-03-31 12:05:44
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空空如也
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