verilog数字电路实验 交通灯
数字电路设计@heyian910
verilog数字电路实验 交通灯
源码
module main(
input clk,
input clr,
input start,
input stopa,
input stopb,
input pause,
output [3:0] AN,
output [7:0] SEG,
output reg [2:0] LA,LB//红 黄 绿
);
reg [1:0] state1,state2;
reg newstart
原创
2021-01-05 20:29:36 ·
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