计算机组成原理实验报告 实验五 三人表决电路实验

1. 实验类别
   本实验为验证型实验。
2. 实验目的
   ① 验证三人表决电路的功能。
   ② 能够运用 Verilog HDL 进行组合电路的设计和仿真。
   ③ 熟悉 Vivado 的设计流程，并进行硬件测试。
3. 实验原理
   三人表决电路中，当表决某个提案时，多数人同意，则提案通过，同时有一个人具有否决权；若全票否决，也会显示。设输入为 A、B、C，且A具有否决权；同意用1表示，不同意用0表示；输出X为1时，表示提案通过；Y为1时，表示提案全票否决。那么，三人表决电路的真值表如下表所示。
   
   4 实验内容和要求
   1）三人表决电路的输入与仿真
   学习软件平台和设计流程。利用 Vivado 完成三人表决电路的文本编辑输入和仿真测试等步骤，给出仿真波形。
   2）设计实验方案
   三人表决电路实验的结构框图如下图所示，输入信号 A、 B、 C 分别接拨码开关SW0、SW1、SW2，输出信号X、Y分别接指示灯LED1、LED2。
   
   3）硬件测试
   根据实验方案创建约束文件，绑定引脚，并下载到实验箱的 FPGA 实验板上进行硬件测试。读者应熟悉硬件平台，特别需要掌握利用拨码开关输入表决情况，利用 LED 灯观察表决结果的方法；做好实验记录，验证三人表决电路的功能