Verilog
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verilog常用模块代码。
子墨祭
读万卷书,行万里路。
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【Verilog】工业级RTL代码风格推荐
1.使用标准 DFF 模块例化、生成寄存器。2.推荐使用Verilog中的 assign语法替代if-else 和case语法。原创 2024-04-07 19:45:21 · 1745 阅读 · 0 评论 -
【通用设计方法】之接收异常保护
我胡汉三又回来了~原创 2022-11-24 23:58:13 · 775 阅读 · 0 评论 -
仲裁器设计(4)Weighted Round Robin
有的时候我们并不希望绝对的公平,反而希望有侧重。原创 2022-06-18 22:55:51 · 1801 阅读 · 0 评论 -
仲裁器设计(3)RR调度推理
一文搞懂RR轮询调度。原创 2022-04-28 22:33:25 · 3408 阅读 · 7 评论 -
仲裁器设计(2)RR轮询调度
想要公平仲裁?——一文看懂RR调度。原创 2022-03-27 22:38:12 · 5566 阅读 · 10 评论 -
仲裁器设计(1)固定优先级仲裁器
固定优先级仲裁器的Verilog实现。原创 2022-03-25 22:09:05 · 6940 阅读 · 4 评论 -
【Verilog】不用IP,你能写出异步FIFO的verilog代码吗?
verilog笔试题——异步FIFO设计原创 2022-03-17 23:23:50 · 1740 阅读 · 2 评论 -
【Verilog】SPI总线的verilog实现
SPI接口。转载 2022-03-16 06:00:00 · 15779 阅读 · 16 评论 -
【Verilog】UART异步串口的verilog实现
UART串口实验。原创 2022-03-15 22:06:50 · 13693 阅读 · 8 评论 -
【Verilog】CDC跨时钟域同步处理
Clock Domain Crossing原创 2022-03-10 22:55:21 · 3125 阅读 · 0 评论 -
【Verilog】FSM设计
三段式状态机。原创 2022-03-10 06:00:00 · 952 阅读 · 1 评论 -
【Verilog】状态机嵌套实现层次结构化设计
【Verilog】状态机嵌套实现层次结构化设计原创 2022-02-28 06:30:00 · 3895 阅读 · 3 评论 -
【Verilog】testbench仿真对文本数据的读取和写入
testbench仿真对文本数据的读取和写入。原创 2022-02-09 00:06:43 · 6071 阅读 · 2 评论 -
【Verilog】随机数产生电路
典型电路之随机数产生电路原创 2022-02-08 23:57:08 · 7077 阅读 · 1 评论 -
【Verilog】同步FIFO原理及verilog实现(参数化)
附verilog源代码及test bench仿真文件。原创 2022-01-22 16:27:18 · 9747 阅读 · 13 评论 -
【Verilog】CRC校验码生成器原理及verilog实现
举个栗子,详细介绍。原创 2022-01-21 22:37:27 · 14008 阅读 · 4 评论 -
【Verilog】一文了解verilog基础语法
Verilog很简单,always..if..else走天下。原创 2022-01-19 22:37:01 · 3842 阅读 · 0 评论 -
【Verilog】通过任务(task)完成3个8bit数据的冒泡排序
题目:设计一个模块,通过任务完成3个8位2进制输入数据的冒泡排序。原创 2022-01-17 20:45:28 · 2793 阅读 · 0 评论 -
【Verilog】常见bug之for循环
本文分享一个for循环的坑,见过了就别再踩了。原创 2022-01-16 15:12:30 · 3597 阅读 · 2 评论