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RSS订阅原创 论文总结：《FPGA应用于高性能计算的研究现状和未来挑战》
在双精度浮点运算上，FPGA和传统CPU GPU存在一定的性能差距，但是文章也指出在一些其他种类的计算上，FPGA拥有很亮眼的优势，如稀疏线性代数、结构和非结构网格、 组合逻辑、动态规划和蒙特卡洛等计算模式，FPGA有望提升高性能计算典型计算核心的性能和能效。stencil是结构网格计算模式的典型计算核心，在线性代数求解、计算流体力学、图像处理等应用中广泛使用，文章指出BRAM实现的循环缓冲是提升 stencil计算核心性能的关键，也是FPGA相 对 于CPU 和GPU的结构优势.
2024-05-05 20:49:21
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原创 基于XDMA的CRC8_D8实验
收获与反思：在这次实验里，接触了PCIE，axis总线协议，在线debug等许多知识，让我离独立开发项目又近了一步，但是与此同时，我发现此次实验大多还是基于以前的工程，如管脚约束和时序约束，尤其是时序约束，没有亲手去操作一下。这是一个漫长的工作过程，但是方法只有一个，就是一个接口一个接口的反复去抓信号，确定哪个接口的数据出了问题，然后修改，再抓，调试完毕后，通过scp输出rx和tx文件做对比，如下（二进制文件用notepad++打开）回到正文，装好驱动以后，通过ila去debug工程。
2024-05-05 20:15:48
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原创 《跨越鸿沟：同步世界中的异步信号》论文精读
最近我的老师推荐了一篇论文《跨越鸿沟：同步世界中的异步信号》由Mike Stein撰写，主要探讨了在多时钟域设计中如何处理异步信号的问题，CNKI上可直接下载PDF，笔者自己比较喜欢按照问答的结构对文章需要展开的点进行梳理。只有最初级的逻辑电路才使用单一时钟，大多数与数据相关的应用都是从一个时钟域传输到另一个时钟域，那么当一组信号从一个时钟域传送到另一个时钟域时，出现在新时钟域的信号就是异步信号。亚稳态是指触发器 无法在某个规定时间段内达到一 个可确认的状态。
2024-03-27 16:15:00
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原创 VIVADO AXI-Stream 数据流控制实验
前端时间学习了PCIE相关知识，时序分析，为后面的项目打基础，然后老师让我先去做一下数据流控制，这段时间刚从quartus转到vivado，发现大同小异，甚至觉得更好用一点，比如在自定义IP方面上vivado要更简单一点，言归正传。下面介绍本实验思路。
2024-03-27 00:19:37
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原创 读书笔记《FPGA之道》第五章
寄存器型类型：verilog中规定，凡是被赋值的变量，都必须是寄存器型的，而在实际的电路中，如果在时序逻辑中，reg类型对应为寄存器，在组合逻辑中对应为连线，在不完全的组合逻辑中对应为锁存器。=================================================================================================持续更新中。但是注意这三种不要混用。除此之外，在定义端口范围的时候，尽量从大到小 如[15:0] ，方便初始化和规范性。
2024-02-27 18:57:25
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原创 读书笔记《FPGA之道》第四章
这一章主要讲的是开发流程，很多书上都有讲解，作为一个新手，了解简要的开发流程是很有必要的，但是光凭看书，说实话有点无感，因为开发流程是在实践里慢慢验证出来的，所以简要的看看就好。2、翻译融合——在这一过程中将输入的门级网表和约束信息转换为后续的作业工具能识别的逻辑连接，同时还会给出顶层门级网表，所以在此过程后才可以做如时序约束等等的用户约束。=========================================================================持续更新中。
2024-01-27 20:40:38
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原创 读书笔记《FPGA之道》第三章
LUT（查找表）LUT可以有多个输入引脚，但只能有一个输出引脚，LUT的每个存储单位都可以对应逻辑表达式的一个最小项，所以它可以描述任何组合逻辑，有时也可以模仿寄存器行为，但是需要用反馈结构，这在组合逻辑中很危险。加法器二进制加法中最重要的是异或操作，虽然LUT可以模拟此功能，但是数据位数一但较大，级联会消耗掉太多资源，也更慢，所以Xilinx采用了专门的异或门，altera采用了专门的全加器。不过LUT可以配合异或门实现超前进位加法器来提升性能。寄存器。
2024-01-20 20:59:47
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原创 关于ISING模型、monte carlo过程、高质量随机数生成的一些文献阅读总结
相邻的小磁针会互相作用发生改变，也会因外部噪声（温度）的干扰随机转变，取决于外部温度的高低（正比），到某一温度，小磁针无序且剧烈的转变，导致两边磁性抵消，进而导致整个系统磁性消失。此模型可以运用到诸多领域。移动后选择接受还是拒绝这个移动，由于其没有任何记忆效应，至于当前构型有关，故又叫马尔科夫链蒙特卡罗，无论从什么样的构型除法，最后都会达到平衡且服从玻尔兹曼分布。,那么当落得点足够多就可以近似为圆周率等于落在圆内的点的数量除以落在正方形里面的点的总数，这就是Monte carlos的思想。
2023-11-07 19:51:14
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原创 CRC检错脚本化仿真流程
之前做了CRC的仿真实验，但是输入数据是给定的，本人尝试了使用matlab生产随机数给mif文件，再通过调用ROMIP核的方法去实现随机检测，但是在使用quartus和modelsim联合仿真的时候出现了许多小bug，后续实验再研究解决吧，所以在本次实验中，采用readmemb语句及modelsim脚本化仿真的方式进行试验和调试。
2023-11-06 18:52:03
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原创 fpga实战：流水灯
刚接触FPGA开发，尝试做一个流水灯，用的是比较老的Altera DE0开发板，简介如下：DE0 FPGA教育开发板是一套轻薄型的开发板，必要的开发工具、参考设计和相关配件均一应俱全，相当简单、容易上手，非常适合初学者用来学习FPGA逻辑设计与计算机架构。DE0搭载了Altera Cyclone III 系列中的EP3C16 FPGA，可提供15,408 LEs(逻辑单元)以及346 I/O，此外，DE0开发版还搭配了丰富的周边装置，可适用于大学或专科学校的教学课程，并足供开发复杂的数位系统。
2023-09-24 17:05:34
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空空如也
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