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RSS订阅原创 十一、数组（1）
数组：一组相同类型元素的集合数组元素类型 数组名 [元素个数]（常量） = {......}例：int arr [10] = {1，2，3}；不完全初始化，剩下元素默认为0。""字符串数组：末尾自带\0 {.....,'\0'}{.....,0}
2024-07-20 02:00:00
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原创 三、初识C语言（3）
例：#define MAX 100例：#define MAX (x,y) (x>y?x:y)（无参数类型）宏模块之间不能有空格调用：定义了一个MAX(x,y)的宏//#define定义宏x:y)int main()int a = 0;int b = 0;int c = 0;printf("最大值是：%d\n",c);return 0;
2024-07-16 16:13:26
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原创 Quartus快速绑定引脚
首先在项目工程文件夹下创建pin文件夹，将生成的引脚文件（.csv文件和 .tcl文件）保存在该文件夹下。Assignments（分配）-> Remove Assignments...（删除分配）勾选Pin,Location & Routing Assignments（引脚，位置和布线分配）Assignment Editor（分配编辑器）（或直接在Pin Planner中查看）.tcl文件快速绑定分两种方式：.tcl文本方式导入，也可以自定义修改.tcl文件，完成不同程序代码的引脚绑定。该Tcl脚本文件已执
2024-07-10 14:34:25
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原创 Verilog Hdl的仿真时间标度
（2）时间精度：声明该模块的仿真时间的精准程度，用来对延迟时间值进行取整操作（仿真前），因此也被称为取整精度。1ns表示模块中所有的时间值都是1ns的整数值，1ps表示模块中的延迟时间可表达为带三位小数的实型数。如果一个程序中有多个`timescale命令，则用最小的时间精度值决定仿真的时间单位；（1）时间单位：定义模块中仿真时间和延迟时间的基准单位。`timescale /例：`timescale 1ns / 1ps。时间精度值不能大于时间单位值；
2024-06-27 14:15:23
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原创 Verilog Hdl的变量位宽
例：reg [3:0] b;//定义了一个位宽大小为4的reg变量。所以若一个变量位宽定义为：[a:b] (a>b)，则这个变量的位宽大小为a-b+1。=16，表示0~15，共16种状态。
2024-06-27 14:11:48
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原创 共阳极七段数码管
a~dp，依次是二进制从低位到高位，共八位，a~g分别表示数码管的七段，dp是小数点位。如图可知：共阳极七段数码管是以低电平为有效信号。
2024-06-23 22:21:37
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原创 Verilog Hdl实现二十四小时计时
下面讨论在板卡晶振为50MHz下，并且板卡具备六个数码管的基础上，使用Verilog Hdl语言实现二十四小时计时功能。
2024-06-22 20:36:25
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原创 一、初识C语言（1）
C语言中： 整数默认是int 小数默认是double （从double到float的截断问题）变量： （C语言语法规定，变量要定义在当前代码段的最前面。每种数据类型所占内存大小 操作符：sizeof。2.C语言的文件类型以及基本框架。extern 声明外部符号和函数。1.C语言识别的是二进制语言。计算机内存单位之间的换算。3.C语言的数据类型。
2024-06-21 11:47:00
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原创 零、VS(Visual Studio)-2010使用
1.从新建项目一直到开始执行（不调试）8.改变程序文件的保存位置。7.调试：逐过程和逐语句。2.打开 .sln文件。4.快速调整程序格式。5.窗口寻找停靠位置。
2024-06-21 11:39:21
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原创 Verilog Hdl反馈清零法实现计数器
（2）当计数器初始计数值！=0，末尾计数值 == 0 时，最大计数值 ==（1）当计数器初始计数值 == 0时，最大计数值 == 0+N-1 ==（初始计数值+N-1）-1。
2024-06-19 11:47:25
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原创 Verilog Hdl的rst复位信号
仿真中，给定周期变换的clk信号后，先给rst一个clk周期的0，相当于“按键初始化”，之后都为1。复位使能按钮信号rst可理解为，按下rst,此时是从1到0，是下降沿negedge。异步复位：always @(posedge clk or negedge rst)同步复位：always @(posedge clk)二、rst信号在仿真中的赋值。一、同步复位和异步复位。
2024-06-18 11:40:13
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原创 Verilog Hdl实现计数器分频
例：实现M（奇数）分频：则2N+1 == M，则高电平周期：N == (M-1)/2，低电平周期：N+1 == (M+1)/2，因为是对高电平和低电平周期分别进行限定，所以此处的周期数等于计数器的进制数，即要实现一个N+1 == (M+1)/2进制的计数器（低电平周期）和一个N == (M-1)/2进制（高电平周期）的计数器。例：计数器要实现6分频，原始信号的6个周期要变成1个周期输出，输出6分频周期的半个周期占3个原始周期，相当于clk_out每次在3进制的计数器下，变换一次正负。（计数值是从0开始的）
2024-06-18 11:28:24
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空空如也
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