m0_56509345的博客

原创 vivadoFPGA warning问题汇总

在vivado使用综合的过程中出现了timing 38-316的warning，该问题是由于使用了vivado自己生成的IP，其中时钟约束是自动生成的，若外部使用的.XDC文件中的实际时钟约束和自动生成的时钟约束，会在综合的时候产生不可预知的问题，这是软件会提醒的。当使用vivado生成的ram时，会自动生成一个xxx_occ.xdc，在该文件内自动约束了ram使用的时钟的约束，这里自动约束为了20ns，50Mhz，而实际上使用的为10ns,100Mhz，因此在综合的时候会产生该warning。