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RSS订阅原创 HDL4SE：软件工程师学习Verilog语言（十七）
17 AXI总线 在实际的应用项目中，Xilinx的FPGA使用量比较大，所以买了一块Xilinx的FPGA开发板来做适配。现在的FPGA开发越来越集成化了，Altera有QSys，Xilinx则以AXI总线为基础来支持系统设计，它们的Vivado设计软件有图形化设计工具，提供了很多常用的IP核，减少了很多设计工作量，并通过代码自动生成减少了不少人为的错误。应该说，设计软件是否好用，直接降低了使用的门槛，让设计人员更加关注项目相关的逻辑设计，而不是关注一些符合性的八股文。本节介绍Vivado下的RISCV核
2021-09-18 09:18:26
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原创 HDL4SE：软件工程师学习Verilog语言（十六）
16 实用化的RISC-V CPU 前面我们在FPGA开发板上实现了一个RISC-V的CPU，可以跑工具链编译出来的应用。然而感觉没有实用性，本次我们对CPU的设计做一些总结性的讨论，然后对这个RISC-V的CPU核进行改造，减少它的指令执行周期，增加一个外部设备，提供一个交互式的软件，让它可以用在一些FPGA的应用项目中。 16.1 CPU设计的一些问题 CPU，或者外推一下，包括DSP，GPU以及一些专用芯片中的处理器，其实称之为可编程通用状态机，可能更加贴切一些，后面还是用CPU来指称了。CPU设计其
2021-09-03 16:31:22
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在64位windows下的bison 3.7和flex 2.6.4
使用cygwin编译的能够在64位windows下的bison 3.7和flex 2.6.4，已经配置了所需要的所有文件。
2021-04-22
空空如也
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