Verilog 语法干货
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林木木木木
这个作者很懒,什么都没留下…
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Verilog 语法(二)···············简单入门
经过数字逻辑电路课程的学习,大家已对多路选择器(数据选择器)有了一定的认识。本节将通过建模2选1的数据选择器,简单介绍Verilog的各级建模语言。一、RTL级建模 使用always块来对数据选择器进行描述,其后面的小括号为该always块的敏感列表(sensitive list),只要sl或a或b其中有一个变化时,就执行其后的语句。需要注意的是,always块内的输出out,必须定义为reg型变量,因为该值在同一块内可能多次变化。module muxtwo (out,a,b,...原创 2021-08-20 23:51:17 · 2474 阅读 · 0 评论 -
Verilog 语法干货 (一)···············绪论
1. HDL——hardware description language ,硬件描述语言,描述电路连接、功能及时序的语言。采用层次化的设计结构将抽象的逻辑功能用电路的方式实现。2. C语言编写的代码是一行接一行依次执行的顺序结构。而Verilog编写的代码可在同一时间同时运行,即并行结构。3. C语言与Verilog 类同的关键字、符号、结构:C语言 Verilog if-else if-else if-else if-else case case for,whi原创 2021-08-15 15:28:00 · 265 阅读 · 0 评论