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通道信号源信号描述全局信号aclk主机全局时钟aresetn主机全局复位，低有效写通道地址与控制信号通道主机写地址ID，用来标志一组写信号主机写地址，给出一次写突发传输的写地址主机突发长度，给出突发传输的次数主机突发大小，给出每次突发传输的字节数主机突发类型主机总线锁信号，可提供操作的原子性主机内存类型，表明一次传输是怎样通过系统的主机保护类型，表明一次传输的特权级及安全等级主机质量服务QoS主机有效信号，表明此通道的地址控制信号有效从机。

5个通道Xilinx IP 核中的AXI4-full接口，可以看到每组信号都用名字开头的字母来区分。

DDR3 MIG IP核解决方案信号方向描述app_addr [ADDR_WIDTH - 1：0]输入该输入指示当前请求的地址。app_cmd [2：0]输入该输入选择当前请求的命令。app_en输入这是app_addr []，app_cmd [2：0]，app_sz和app_hi_pri输入的高有效选通。app_rdy输出此输出表明UI已准备好接受命令。如果在启用app_en时取消断言信号，则必须重试当前的app_cmd和app_addr，直到app_rdy被声明为止。app_hi_pri输入该高电平有

设计咨询MIG 7系列DDR3 / DDR2 – 使用XADC模块进行温度监控器校准，增加到v1.7中的所有DDR3 / DDR2设计(ISE 14.3 / Vivado 2012.3)描述从ISE 14.3 / Vivado 2012.3设计工具发布的MIG v1.7开始，DDR3，DDR3L和DDR2设计包括温度监控系统，以便在温度变化/漂移时保持读取数据窗口中的DQS中心对齐。本答复记...

外部控制加载FPGA配置模式，通常称为从模式，也可用于串行或并行数据传输路径。在从模式下，外部处理器、微控制器、DSP处理器或测试器将配置图像下载到FPGA中，如图3所示。自加载FPGA配置模式，通常称为主模式，可用于串行或并行数据传输路径。FPGA内部产生称为称为CCLK的配置时钟信号，FPGA通过闪存发送时钟或地址来控制配置过程。JTAG模式同样是串行配置模式，广泛用于原型制作和板测试。Xilinx UltraScale FPGA有7种配置模式，由模式输入引脚M[2:0]决定。七种模式如图1所示。

Vivado 添加列表中不存在的 FLash 器件以华邦 SPI FLASH W25Q128JVEIQ 为例进行说明。(其他 Flash 添加步骤一致)1.本地 vivado 安装目录 D:\Softwares\xlinx_tools\Vivado\2020.2\data\xicom 下，找到 xicom_cfgmem_part_table.csv 文件，这个表与 vivado hardwa...

FPGA入门 —— AXI4 总线简介=============AXI4 总线协议AXI4，全称第四代高级可扩展接口(Advanced eXtensible Interface 4)，是一种高性能、高带宽、低延迟的片上总线协议，可用于处理器与内存之间传递数据。动态随机存储器(Dynamic Random Access Memory，DRAM)是内存的主要组成部分。由于其访问速度较慢，它并...

FPGA入门 —— DDR3(MIG IP 核) 入门DDR3 基本内容简介DDR 简介DDR=Double Data Rate双倍速率同步动态随机存储器。严格的说DDR应该叫DDR SDRAM，人们习惯称为DDR，其中，SDRAM 是Synchronous Dynamic Random Access Memory的缩写，即同步动态随机存取存储器。而DDR SDRAM是Double Dat...

FPGA 入门 —— RAM(ip 核与原语的使用)BRAM 简介XILINX 系列的 FPGA ，如果想要做一个 RAM，有两种方式：1、使用逻辑资源组成分布式 RAM，即Distributed RAM2、使用 XILINX 专用的 Block RAM，即 BRAM前者是由 CLB 的SLICEM 的 LUT 组合而成，构成 RAM 后，可能分布在不同的地方，具有一定的延迟；...

基于Cyclone V SoC利用HLS实现卷积手写体数字识别设计本文是基于英特尔 Cyclone V SoC 开发板，利用 HLS 技术实现三层卷积两层池化两层全连接推理运算的手写体数字识别设计硬件环境：Cyclone V SoC开发板SD卡电脑软件环境：Windows 11Quartus prime 18Eclipse DS-5MobaXtermi++编译环境HLS...

FPGA入门 —— FPGA UART 串口通信串口简介UART 通用异步收发传输器( Universal Asynchronous Receiver/Transmitter) ，通常称作 UART。 UART 是一种通用的数据通信协议，也是异步串行通信口(串口)的总称，它在发送数据时将并行数据转换成串行数据来传输，在接收数据时将接收到的串行数据转换成并行数据。 它包括了ch340、 RS2...

Quartus 入门 —— 超声波(HC-SR04)距离检测、这里我们跳过项目创建以及代码导入的过程，直接介绍项目核心内容的设计模块设计根据波形本项目总共分为五个模块：clk_div：计时模块：通过计时给出需要输出电平、数吗管段选位移或进行数据处理的信号这里只需要设计 1MHz 的时钟即可：parameter CNT_MAX = 19'd49;//1us的计数值为 50 *...

FPGA —— 超声波(HC-SR04)入门关于超声波 HC-SR04 模块的具体信息请看前面这篇博客：超声波 HC-SR04 模块入门这篇文章仅介绍 HC-SR04 在 FPGA 上的使用原理超声波模块主要技术参数：使用电压：DC---5V静态电流：小于2mA电平输出：高5V电平输出：底0V感应角度：不大于15度探测距离：2cm - 450cm...

超声波 HC-SR04 模块入门简介超声波测距模块是根据超声波遇障碍反射的原理进行测距的，能够发送超声波、接收超声波并通过处理，输出一段和发送与接收间隔时间相同的高电平信号，是常用的测距模块之一。HC-SR04 是最常用的超声波测距模块之一，HC-SR04 超声波模块可提供 2cm~400cm 的非接触式距离感测功能，测距精度可达 3mm，工作电压为 5V；内部模块包括超声波发射器、接收器...

FPGA 入门 —— HLS本片文章主要介绍 Xilinx 的 HLSHLS 简介Vivado HLS 是 Xilinx 公司 2010 年收购 AutoESL 以后重新打造的高层次综合工具，它可以让用户通过添加适当的 directives(制导语句) 和 constrains(约束), 将其 C/C++/System C 代码直接转换成 FPGA RTL( Verilog, VHDL, ...

Vivado 入门 —— HLS HelloWorld 流水灯(二)—— 调用 IP 与上板验证Vivado 新建项目这里和使用 Vivado HLS 一样，要注意顶层名称与设置的一致直接下一步，到芯片选择界面，选择的芯片型号为 xc7z020clg400-2：创建成功后界面如下:注意：这里我们需要使用的时 Vivado 而不再是 Vivado HLS 了下面我们需要在我们的项...

Vivado 入门 —— HLS HelloWorld 流水灯(一)—— 制作 IPVivado HLS 新建项目首先我们点击创建一个新的 Project ，这里和使用 Quartus 的方法相似注意：这我们打开的不是 Vivado 而是 Vivado HLS这里我们选择自己的路径，这里操作和我们不需要添加文件，文件可以在后面添加进来，但是这里我们要设置好顶层文件名称：配置 S...

FPGA 入门 —— Vivado 安装注册Vivado18 下载链接(含 license 文件)：Vivado 下载提取码：sygh安装教程首先我们需要将文件全部解压出来：解压出来如下，第一个文件夹就是我们需要的安装文件，license.lic 是我们的注册文件我们直接点击执行安装文件即可：然后我们按照如下步骤进行安装：这里我们三个 I Agree 都要选中这里我们...

Quartus 入门 —— VGA HelloWorldROM 创建图片处理首先我们需要使用 photoshop 等工具将图片转为16位的 .bmp 格式的文件，然后我们需要对图像进行处理，使用如下软件将图像转为 hex 文件：图片数据太多需要使用 ROM 来存储数据打开 quartus，找到 ROM设置位宽度为16位，大小为图片大小50x50 = 2500取消勾选下列选项:...

FPGA 入门 —— VGAVGA 协议简介简介VGA 的全称是 Video Graphics Array，即视频图形阵列，是一个使用模拟信号进行视频传输的标准。早期的 CRT 显示器由于设计制造上的原因，只能接收模拟信号输入，因此计算机内部的显卡负责进行数模转换，而 VGA 接口就是显卡上输出模拟信号的接口。如今液晶显示器虽然可以直接接收数字信号，但是为了兼容显卡上的VGA接口，也大都支...

FPGA 入门 —— Nios II简介NIOS II 是一个建立在 FPGA 上的嵌入式软核处理器，除了可以根据需要任意添加已经提供的外设外，用户还可以通过定制用户逻辑外设和定制用户指令来实现各种应用要求Nios II 处理器可使用许多其他组件构成一个完整的系统。这些组件包括许多标准外设之外，还可由用户自定义外设。Altera DE2 开发板含有几个可集成在 Nios II 系统里的组件...

Quartus 入门 —— Nios IIQsys 系统设计添加 Nios II添加 JTAG添加 RAM 核添加 PIO 接口添加 System ID Peripheral 核完成 Qsys 设计的后续工作...

Quartus 入门 —— 加法器设备与软件版本这里使用的 intel 的 芯片为 EP4CE115F29C7 的开发板，软件使用的是 Quartus(Quartus Prime 18.1) 的版本创建项目首先点击新建项目：下面我们就直接点击下一步到芯片选择部分：这里我们需要选择 Cyclone IV E 的 EP4CE115F29C7 芯片然后这里我们选择...

FPGA 入门 —— 信号类型信号类型数据类型主要包括两种，线网类型(net tye)和寄存器类型(reg type)，在进行工程设计的时候也只会使用到这两种类型的信号信号位宽定义信号类型的同时，必须定义好信号的位宽，默认信号位宽时一位(如果我们没有定义信号位宽即没有描述，那就是一位)信号位宽取决于要改信号表示的最大值，该信号能表示的无符号最大值时：$ 2^n-1 $，其中 n 表示该...

FPGA 入门 —— 代码规范与模块结构不可综合或不推荐使用的代码代码要求initial严谨在设计中使用，只能在测试文件中使用task/function不推荐在设计中使用，在测试文件中使用for在设计中、测试文件中均可以使用，但在设计中多数会将其用错，所以建议在初期设计时不使用，熟练后按规范使用while/repeat/forever严禁在设计文件...

FPGA 入门 —— D 触发器仿真实验目的在 Quartus 中自己用门电路设计一个 D 触发器，并进行仿真，时序波形验证在 Quartus 中直接调用一个 D 触发器电路，进行仿真，时序波形验证，与 1 做比较在 Quartus 中用 Verilog 语言写一个 D 触发器，进行仿真验证，与 2 做比较实验原理前面我们已经介绍了 D 触发器和一些相关的原理，如果还...

FPGA —— 实验报告模板实验目的实验原理代码设计运行测试仿真测试波形检测接线示例运行结果结果分析错误解决方法参考资料

FPGA 入门 —— D 触发器入门触发器是时序逻辑电路的基本单元，用来存储1位2进制信息，具有记忆和存储功能，其信息由双稳态电路来保存。触发器位脉冲边缘敏感器间，分为上升沿敏感和下降沿敏感。触发器的种类很多，由D触发器，J-K 触发器，T 触发器等。并且根据运用场景的不同，触发器还会有置位，复位，使能和选择等功能简介D触发器，Data flip-flop / Delay flip-flo...

verilog 编程环境搭建1 —— Quartus 安装与配置Quartus 下载官方下载地址：Intel® Quartus® Prime Pro Edition Design Software Version 18.1 for Windows下载后的压缩包内含有 Modelsim 和 Cyclone 对应版本的 qdz 器件包，下载并解压后，目录下的文件如下：Quartus® Pr...

verilog 编程环境搭建2 —— vscode 插件安装与配置安装 vscode 的过程这里就不进行详细讲解，这里主要是介绍如何配置 verilog 通过一些插件来实现编译，在安装插件之前我们需要确认电脑中是否已经安装了 C/C++ 和 python 的开发环境基本环境配置安装 verilog-HDL/SystemVerilog/Bluespec SystemVerilog 插件首先...