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RSS订阅原创 基于CRC32的千兆以太网数据接收解析验证和转发
本项目的主要工作是完成FPGA与PHY芯片之间的数据处理，采用TCP/IP协议，FPGA与PHY之间采用RGMLL接口，PHY与PC端采用RJ45接口，FPGA将接收双沿数据采用原语IDDR转换为单沿数据，之后进行MAC地址校验，IP地址校验，IP头部验证，UDP验证，CRC验证后，解析出有效数据并写入FIFO中。值得一提的是，作者优化了CRC32算法的实现过程，本项目的CRC32验证算法与当前的主流FPGA的程序设计不同，最终完成上板子验证，使用ILA抓紧数据并完成调试。
2024-05-21 12:58:08
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原创 基于CRC-32的以太网数MAC数据检验（FCS CRC校验）
作者查询了目前的网上中文资料，发现对于crc-32的算法推导以及相关FPGA实现的内容基本没有，作者花了一段时间摸索，将crc-32的算法推导过程以及FPGA的仿真总结了以下，下面是相关内容。主要内容有：OSI TCP/IP MAC包的相关知识。CRC32的运算要求以及手推算法。verilog代码仿真。
2024-05-08 16:25:20
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原创 介绍一种FPGA ILA 逻辑分析仪的使用方法。
代码如下图所示，对于不在当前模块的信号，可采用此种方法，例如，需要采用例化的DDR3_control_top_inst模块中例化的DDR3_control_WR_inst的信号W_FIFO_din，可直接写为：DDR3_control_top_inst.DDR3_control_WR_inst.W_FIFO_din。
2024-02-17 17:25:20
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原创 基于异步FIFO的DDR3 SDRAM控制器（FPGA\VIVADO）
此外，在写数据和读数据通道，还包含一个LAST信号，以表示所传输的数据是否为最后一位。整体设计框图如下图所示，控制器由DDR3_control_top、DDR3_control_WR、MIG（IP核）以及异步FIFO：W_FIFO、W_FIFO组成，ddr3_data用于模拟外部数据，验证控制器是否正常工作。本文使用AXI4接口的MIG完成控制器的控制工作，DDR3_control_WR模块完成AXI4接口的控制工作，DDR3_control_top模块将DDR3_control_WR模块和MIG连接。
2024-02-17 17:16:18
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空空如也
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