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RSS订阅原创 JSED204B学习笔记
由于AD/DA一般有多个lane来传输数据，但是每条lane上的时延可能不一样，在subclass 1 模式下，在外部参考时钟sysref和sync的作用下，可以缓存快的一路，在确定所有路径同步后，再进行数据传输。每个多帧最后一个字符是多帧对齐字符/A，第一，三，四个多帧以/R字符开始，以/A字符结束。采样时钟DCLK不管ADC的输出是不是JESD接口，都要用，是ADC的主时钟；RXSYNC的输出必须与RX的帧时钟同步，同时要求TX的帧时钟与SYNC同步（可通过~SYNC复位TX的帧时钟计数器来实现）。
2024-07-17 10:45:10
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原创 博客摘录「 SRIO学习笔记之SRIO简介与Xilinx SRIO ip核例程详解」2023年9月1日
gt_clk = line_rate/20;gt_pcs_clk = line_rate/40;phy_clk = (gt_clk*link_width)/4;log_clk = phy_clk;cfg_clk = phy_clk;
2023-09-01 11:40:25
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空空如也
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