安路小牛马-CSDN博客

原创 SDC设计约束-------时钟分组

时钟分组指的是使用 set_clock_groups 命令来定义不同时钟组之间的关系。其核心目的是告诉时序分析工具：某些时钟之间的路径不需要检查时序。这是处理多时钟域设计、测试模式或功能模式切换时钟的关键约束。

2026-01-14 16:49:51 30

本文介绍了时序分析中五种关键参数的建模与约束方法：1）输入驱动建模（set_drive/set_driving_cell指令）；2）输出负载建模（set_load指令）；3）最大转换时间约束（set_max_transition）；4）最大负载电容约束（set_max_capacitance）；5）最大扇出约束（set_max_fanout）。详细说明了各参数的设置语法、示例及参数含义，为芯片设计中的时序约束提供了标准化方法。这些约束条件共同确保电路工作在合理的驱动能力和负载范围内。

2026-01-13 14:30:21 90

原创 SDC设计约束-------时序例外

每个单元内部从输入到输出都有时序弧，默认情况下所有时序弧都有效，并且都用于时序分析。比如，选择器的选择端到输出端的时序弧，设计中不存在这样的时序路径，可以通过屏蔽时序弧来指导时序分析跳过包含该时序弧的时序分析。设计中存在时序路径延时比较长，并且设计允许信号在这些路径下的延时等于几个周期的时间，可以通过sdc命令设置set_multicycle_path 来定义这类时序路径。某些时序路径的时序要求非常宽松，以至于不需要时序分析，如复位控制信号的时序或者具有反馈环路的时序；某些时序路径在特定工作状态下不工作；

2026-01-13 13:42:07 47

原创 SDC设计约束-------虚拟时钟与I/O延迟约束

虚拟时钟是指物理上在特定电路单元中不存在的时钟，但它表示影响该电路单元时序的外部触发器。虚拟时钟没有指定的时钟源，用create_clock来创建，只有。虚拟时钟主要作为输入输出port 时序约束的时钟源。

2026-01-12 17:25:29 45

原创 SDC设计约束-------生成时钟（generated_clock)

比如某个时钟是通过多个时钟信号混合后转换而来，在各个时钟带来的不确定性影响共同作用下，其实际时钟的输出结果，比如相位和占空比等属性与任何一个时钟没有绝对对应关系时，那么通过把其中任何一个时钟作为主时钟来定义生成时钟时就可能出现误差。例如：主时钟为clk1和clk2,clk3=clk1&&clk2对于clk3来说，使用任意一个主时钟都不合理，这样应该直接在clk3创建时钟，并设置自己的相关参数。生成时钟是基于一个主时钟并通过相关逻辑转换后，在相位、频率、占空比等方面和主时钟有一定变化的时钟。

2026-01-09 16:03:28 96

原创 SDC设计约束-------创建时钟（create_clock)

时钟信号从时钟源输出端到达时序单元时钟输入端是需要传播时间的。时钟延迟由时钟源点到达时钟定义端口的延迟（source latency）和时钟定义点到触发器输入端的延迟（network latency)组成,由下图可见。由于实际时钟本身与理想时钟有一定偏差，所以通过时钟不确定来涵盖这些实际的误差因素，比如时钟抖动，时钟偏斜等。时钟转换延迟定义时钟在高低电平状态下转换所需要的延时，使用set_clock_transition来定义。

2026-01-09 11:16:13 111

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