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RSS订阅原创 FPGA学习心得(2)-关于变量值无法在子模块间传递
我在子模块1中定义了一个a，想传递给子模块2使用，结果子模块2中收到的a一直是乱码。我试着在子模块1中改变a的类型，reg \ wire ，改变赋值方式，always \ assign，但是都没有效果，子模块2一直收不到a的值。后来发现问题出在没有在顶层模块中对a进行声明。在顶层模块中加一句wire a;后，子模块2中立刻能收到a的值了。在顶层模块中声明 wire [7:0] thick_low 后，就能正常在子模块间传递了。以下图为例，我想在两个例化子模块中使用同一个8位数thick_low。
2024-07-05 18:09:16
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原创 FPGA学习心得(1)-Xillinx ChipScope无法扫描到JTAG解决办法
首先参考了这位朋友(https://blog.csdn.net/sparkle_king/article/details/88764657)的方法：控制面板>时钟和区域>更改日期、时间或数字格式>将格式改为英语（美国）。解决方法：开始菜单，找到xillinx design tools文件夹(也有些朋友是ISE文件夹)，里面有两个ChipScope Pro Analyzer程序，分别是32位和62位的。我打开两个程序后，分别进行JTAG识别，其中一个照样报错，而另一个可以正常识别。
2024-06-18 20:02:36
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空空如也
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