Verilog HDL介绍

前言

        Verilog HDL（简称 Verilog ）是一种硬件描述语言，用于数字电路的系统设计。可对算法级、门级、开关级等多种抽象设计层次进行建模。Verilog 继承了 C 语言的多种操作符和结构，与另一种硬件描述语言 VHDL 相比，语法不是很严格，代码更加简洁，更容易上手。Verilog 不仅定义了语法，还对语法结构都定义了清晰的仿真语义。因此，Verilog 编写的数字模型就能够使用 Verilog 仿真器进行验证。

        注：本教程使用软件版本为Quartus II 13.1.0 仿真使用 modelsim进行。

        基础知识：数字电路基础，微电子与集成电路设计导论，C程序设计（快速上手）。

正文

一、EDA技术及其实现目的

        20世纪之后，电子技术飞速发展，出现大量专用集成电路ASIC。EDA技术作为现代电子设计技术的核心，其在于利用硬件描述语言HDL和EDA软件完成对系统硬件的实现，即其最终目的是为了实现专用集成电路ASIC。实现该目的有三种途来完成。

1.可编程逻辑器件

        FPGA和CPLD是主流器件，可直接面向用户，使用方便，开发效率高，成本低，也常被称为可编程专用IC，或可编程ASIC。

2.