2023计算机组成原理原题及答案

一、选择题（10题）

1、执行算术右移指令的操作过程是______。

A、操作数的符号位不变,各位顺次右移 1 位,符号位拷贝至最高数据位

B、进位标志移至符号位,各位顺次右移 1 位

C、操作数的符号位填 0,各位顺次右移 1 位

D、操作数的符号位填 1,各位顺次右移 1 位

正确答案：  A

2、某计算机主存容量为 64KB,其中 ROM 区为 4KB ,其余为 RAM 区,按字节编址。 现要用 2KB ×8 位的 ROM 芯片和 4KB ×4 位的 RAM 芯片来设计该存储器,   则需要上述规格的 ROM 芯片数和 RAM 芯片数分别是________。

A、  1 、15

B、  2 、15

C、  1 、30

D、  2 、30

正确答案：  D

3、响应中断请求的条件是____。

A、外设提出中断;

B、外设工作完成和系统允许时;

C、外设工作完成和中断标记触发器为“1”时 ;

D、 CPU 提出中断。

正确答案：  B

4、整数 x 的机器数为 1101 1000,分别对 x 进行逻辑右移 1 位和算术右移 1 位操作,得到的机器数各是 _____。

A、  11101100 、1110 1100

B、  0110 1100 、1110 1100

C、  1110 1100 、0110 1100

D、  0110 1100 、0110 1100

正确答案：  B

5、计算机硬件能够直接执行的是______。

I .机器语言程序

II．汇编语言程序

III．硬件描述语言程序

 

A 、    仅 I

B、  仅 I、II

C、  仅 I、III

D、  I、II、III

正确答案：  A

解析：对于 I, 二进制由千只有 0 和 1 两种数值，运算规则较简单，都通过 ALU 部件转换成加法运算。对于 II, 二进制只需要高电平和低电平两个状态就可表 示，这样的物理器件很容易制造。对于 III, 二进制与逻辑晕相吻合。二进制的 0 和 1 正好与逻辑量的“真”和“假”相对应，因此用二进制数表示二值逻辑 显得十分自然，采用逻辑门电路很容易实现运算。

6、下列关于 for 循环对数组a 的访问局部性的描述中，正确的是_______ 。

A、  时间局部性和空间局部性皆有

B、  无时间局部性，有空间局部性

C、  有时间局部性，无空间局部性

D、  时间局部性和空间局部性皆无

正确答案：  A

解析：时间局部性是，一旦一条指令执行，它就可能在不久的将来再被执行。空 间局部性是，一旦一个存储单元被访问，它附近的存储单元也很快被访问。显然， 这里的循环指令本身具有时间局部性，它对数组a 的访问具有空间局部性，选 A 。

7、下列有关浮点数加减运算的叙述中,正确的是 _____。

I.对阶操作不会引起阶码上溢或下溢                  II.右规和尾数舍入都 可能引起阶码上溢

III.左规时可能引起阶码下溢                             IV.尾数溢出时结 果不一定溢出

A、  仅 II 、III               B、  仅 I 、II 、IV

C、  仅 I 、III 、IV           D、  I 、II 、III 、IV

正确答案：  D

8、下列选项中,能缩短程序执行时间的措施是 _____。

I.提高 CPU 时钟频率

II.优化数据通路结构

III.对程序进行编译优化

A、  仅 I 和 II

B、  仅 I 和 III

C、  仅 II 和 III

D、  I 、II、III

正确答案：  D

9、计算机操作的最小单位时间是______。

 

A、  时钟周期;

B、  指令周期;

C、  CPU 周期;

D、  中断周期。

正确答案：  A

10、下列选项中,描述浮点数操作速度指标的是 _____。

1. MIPS
2. CPI
3. IPC

D、MFLOPS

正确答案：  D

11、存储周期是指( )。

A、  存储器的读出时间

B、  存储器的写入时间

C、  存储器进行连续读和写操作所允许的最短时间间隔

D、  存储器进行连续写操作所允许的最短时间间隔

正确答案：  C

12、下列关于 RISC 的叙述中,错误的是______。

A、  RISC 普遍采用微程序控制器

B、  RISC 中的大多数指令在一个时钟周期内完成

C、  RISC 的内部通用寄存器数量比 CISC 的多

D、  RISC 的指令数、寻址方式和指令格式种类比 CISC 的少

正确答案：  A                                                13、为了缩短指令中某个地址段的位数,有效的方法是采取_____。

A、  立即寻址

B、  变址寻址

C、  间接寻址

D、  寄存器寻址

正确答案：  C

14、对于 IEEE754 格式的浮点数,下列描述正确的是

A、  阶码用移码表示,尾数用补码表示

B、  阶码和尾数都用原码表示

 

C、  阶码用移码表示,尾数用原码表示

D、  阶码和尾数都用补码表示

正确答案：  C

15、由 3 个“1”和 5 个“0”组成的 8 位二进制补码，能表示的最小整数是 _______。

1. -126
2. -125
3. -32

D、  -3

正确答案：  B

解析：补码整数表示时，负数的符号位为 1 ，数值位按位取反，末位加 1 ，因 此剩下的 2 个“1 "在最低位时，表示的是最小整数，为 10000011, 转换成真值为-125。

16、第三代计算机是以（   ）为主要器件。

A、晶体管     B、电子管   

C、超大规模集成电路   D、集成电路

17、所谓三总线结构的计算机是指____。

A、  地址线、数据线和控制线三组传输线。

B、  I/O 总线、主存总统和 DMA 总线三组传输线;

C、  I/O 总线、主存总线和系统总线三组传输线;

D、  设备总线、主存总线和控制总线三组传输线.。

正确答案：  D

18、外存储器与内存储器相比 ,外存储器( )。

A、  速度快 ,容量大 ,成本高

B、  速度慢 ,容量大 ,成本低

C、  速度快 ,容量小 ,成本高

D、  速度慢 ,容量大 ,成本高

正确答案：  B

19、存储周期是指____。

 

A、  存储器的写入时间;

B、  存储器进行连续写操作允许的最短间隔时间;

C、  存储器进行连续读或写操作所允许的最短间隔时间;

D、  指令执行时间。

正确答案：  C                                              20、一定不属于冯•诺依曼机体系结构必要组成部分的是_____。

A、  ROM

B、  RAM

C、  Cache

D、  CPU

正确答案：  C

21、假定带符号整数采用补码表示，若 int 型变量 x 和y 的机器数分别是 FFFF FFDFH 和 00 0041H，则 x、y 的值以及 x-y 的机器数分别是_______。

A、  x=-65，y=41，x-y 的机器数溢出

B、  x=-33，y=65，x-y 的机器数为 FFFF FF9DH

C、  x=-33，y=65，x-y 的机器数为 FFFF FF9EH

D、  x=-65，y=41，x-y 的机器数为 FFFF FF96H

正确答案：  C

解析：利用补码转换成原码的规则：负数符号位不变数值位取反加一；  正数补 码等千原码。两个机器数对应的原码是[x] 原＝ 80000021H, 对应的数值是－ 33, [y] 原= [y] 补＝ 00000041H = 65 。排除 A 、D 。x-y 直接利用补码减法 准则，   [x] 补一 [y] 补＝ [x]  补＋  [－y] 补，－y 的补码是连同符号位取 反加一，[－y] 补的最低两位是 BF，[x] 补的最低两位是 DF，最终减法变成加 法，得出结果为 FFFF FF9EH 。

22、两个字长 16 位的补码 0A2B 和 E16A, 带符号扩展成 32 位后的结果分别是

。

______

A、  00000A2B 和 FFFFE16A

B、  11110A2B 和 FFFFE16A

C、  00000A2B 和 0000E16A

D、  FFFF0A2B 和 0000E16A

正确答案：  A

23、DMA 访问主存时,让 CPU 处于等待状态,等 DMA 的一批数据访问结束后,CPU 再恢复工作,这种情况称作____。

A、  停止 CPU 访问主存;

B、  周期挪用;

C、  DMA 与 CPU 交替访问;

D、  DMA。

正确答案：A

 

24、在 CPU 中跟踪指令后继地址的寄存器是____。

A、  主存地址寄存器

B、  程序计数器

C、  指令寄存器

D、  状态条件寄存器

正确答案：  B

25、Cache 的速度应比从主存储器取数据速度( ) 。

A、  快

B、  稍慢

C、  相等

D、  慢

正确答案：  A

26、有字长为 8 位的代码 10010011,分别采用奇校验和偶校验方式对其编码,把 增加的 1 位校验码安排在编码结果的最低位,则得到的奇、偶校验编码分别是

。

______

A、  010010011 和 110010011

B、  100100111 和 100100110

C、  100100110 和 100100111

D、  110010011 和 010010011

正确答案：  B

27、主存和 CPU 之间增加高速缓冲存储器的目的是____。

A、  解决 CPU 和主存之间的速度匹配问题;

B、  扩大主存容量;

C、  既扩大主存容量,又提高了存取速度;

D、  扩大辅存容量。

正确答案：  A

28、在定点二进制运算器中,减法运算一般通过____来实现。

A、  原码运算的二进制减法器

B、  补码运算的二进制减法器

C、  补码运算的十进制加法器

D、  补码运算的二进制加法器

正确答案：  D

29、下列器件中存取速度最快的是。

 

A、  Cache ;

B、  主存;

C、  寄存器;

D、  辅存。

正确答案：  C

30、在存储体系中 ,辅助存储器的作用是( ) 。

A、  弥补主存的存取速度不足

B、  缩短主存的读写周期

C、  减少 CPU 访问内存的次数

D、  弥补主存容量不足的缺陷

正确答案：  D

31、浮点数的表示范围和精度取决于____ 。

A、  阶码的位数和尾数的机器数形式;

B、  阶码的机器数形式和尾数的位数;

C、  阶码的位数和尾数的位数;

D、  阶码的机器数形式和尾数的机器数形式。

正确答案：  C

32、和外存储器相比,内存储器的特点是____。

A、  容量大、速度快、成本低

B、  容量大、速度慢、成本高

C、  容量小、速度快、成本高

D、  容量小、速度快、成本低

正确答案：  C

33、高级语言源程序转换为机器级目标代码文件的程序称为 _____。

A、  汇编程序

B、  链接程序

C、  编译程序

D、  解释程序

正确答案：  C

34、常用的虚拟存储器寻址系统由____两级存储器组成。

A、  主存-辅存;

B、  Cache-主存;

C、  Cache-辅存;

D、  主存-硬盘。

 

正确答案：  A

35、在独立请求方式下，若有N个设备，则______。

A．有一个总线请求信号和一个总线响应信号

B．有N个总线请求信号和N个总线响应信号

C．有一个总线请求信号和N个总线响应信号

D．有N个总线请求信号和一个总线响应信号

正确答案:B

36、某数采用 IEEE754 单精度浮点数格式表示为 C640 0000H，则该数的值是

。

_______

A、  -1.5×213

B、  -1.5×212

C、  -0.5×213

D、  -0.5×212

正确答案：  A

解析：IEEE 754 单精度浮点数格式为 C640 0000H，二进制格式为 1100 0110 0100 0000 0000 0000 0000 0000，转换为标准的格式为：  S=1,E=1000 1100,尾数是 100 0000 0000 0000 0000 0000，因此，浮点数的值为--1.5 x 213 。

37、在下列机器数_____中,零的表示形式是唯一的。

A、  原码

B、  补码

C、  反码

D、  原码和反码

正确答案：  B                                                     38、当主存储器与单个存储器芯片位数相同而字数不同时 ,可采用( ）

A、  字扩展方式

B、  位扩展方式

C、  字位同时扩展方式

D、  以上都不对

正确答案：  A

39、一个节拍信号的宽度是指____。

 

A、  指令周期;

B、  机器周期;

C、  时钟周期;

D、  存储周期。

正确答案：  C                                                

 40、主机与设备传送数据时,采用______,主机与设备是串行工作的

A、  程序查询方式;

B、  中断方式;

C、  DMA 方式;

D、  通道。

正确答案：  A

41、系统总线是指____。

A、  运算器、控制器和寄存器之间的信息传送线

B、  运算器、寄存器和主存之间的信息传送线

C、  运算器、寄存器和外围设备之间的信息传送线

D、  CPU、主存和外围设备之间的信息传送线

正确答案：  D                                                     42、下列寻址方式中,最适合按下标顺序访问一维数组元素的是______

A、  相对寻址

B、  寄存器寻址

C、  直接寻址

D、  变址寻址

正确答案：  D

43、高级语言源程序转换为机器级目标代码文件的程序称为_______。

A、  汇编程序

B、  链接程序

C、  编译程序

D、  解释程序

正确答案：  C

解析：翻译程序是指把高级语言源程序转换成机器语言程序( 目标代码) 的软件。 翻译程序有两种：一种是编译程序，它将高级语言源程序一次全部翻译成目标程 序，每次执行程序时，只需执行目标程序，因此只要源程序不变，就无须重新编 译。另一种是解释程序，它将源程序的一条语旬翻译成对应的机器目标代码，并 立即执行，然后翻译下一条源程序语句并执行，直至所有源程序语句全部被翻译 并执行完。所以解释程序的执行过程是翻译一句执行一句，并且不会生成目标程 序。汇编程序也是一种语言翻译程序，它把汇编语言源程序翻译为机器语言程序。

 

汇编语言是一种面向机器的低级语言，是机器语言的符号表示，与机器语言一一 对应。

44、某字长为 8 位的计算机中,已知整型变量 x、y 的机器数分别为 [x] 补 =11110100 , [y] 补 = 10110000。若整型变量 z=2 ×x+y/2,则 z 的机器数为

。

_____

A、  11000000

B、  00100100

C、  10101010

D、  溢出

正确答案：  A

45、某计算机的 cache 共有 16 块,采用 2 路组相联映射方式(即每组 2 块) 。 每个主存块大 小为 32B,按字节编址。主存 129 号单元所在主存块应装入的 cache 组号是______。

A、  0

B、  1

C、  4

D、  6

正确答案：  C

46、对字长为 8 位的二进制代码 10001101,下列说法错误的是______。

A、  如果代码为补码数,则其十进制真值为-115

B、  如果代码为标准移码数,则其十进制真值为+115

C、  如果代码为原码数,则其十进制真值为-13

D、  如果代码为无符号数,则其十进制真值为+141

正确答案：  B                                                

 47、通常情况下,不包含在中央处理器(CPU)芯片中的部件是______

A、  DRAM

B、  ALU

C、  控制器

D、  寄存器

正确答案：  A

48、指令寄存器的位数取决于_____。

A、  存储器的容量;      B、  指令字长;

C、  机器字长;          D、  存储字长。

正确答案：  B

 

49、下列有关 RAM 和 ROM 的叙述中，正确的是_______ 。

I.RAM 是易失性存储器，ROM 是非易失性存储器

II．RAM 和 ROM 都采用随机存取方式进行信息访问

III．RAM 和 ROM 都可用作 cache

IV．RAM 和 ROM 都需要进行刷新

A、  仅 I 和 II

B、  仅 II 和 III

C、  仅 I、II 和 IV

D、  仅 II、III 和 IV

正确答案：  A

解析：一般 Cache 采用高速的 SRAM 制作，比 ROM 的速度快很多，因此 III 错 误。动态 RAM 需要刷新，而 ROM 不需要刷新，因此 IV 错误。

50、下列关于冯 ·诺依曼结构计算机基本思想的叙述中，错误的是_______。

A、  程序的功能都通过中央处理器执行指令实现

B、  指令和数据都用二进制表示，形式上无差别

C、  指令按地址访问，数据都在指令中直接给出

D、  程序执行前，指令和数据需预先存放在存储器中

正确答案：  C

解析：冯 ·诺依曼结构计算机的功能部件包括输入设备、输出设备、存储器、运 算器和控制器，程序的功能都通过中央处理器 (运算器和控制器) 执行指令，  A 正确。指令和数据以同等地位存于存储器内，形式上无差别，只在程序执行时具 有不同的含义，  B 正确。指令按地址访问，数据由指令的地址码指出，除立即 寻址外，数据均存放在存储器内，  C 错误。在程序执行前，指令和数据需预先 存放在存储器中，中央处理器可以从存储器存取代码，D 正确。

二、判断题：

1、指令周期是指一条指令从取出到执行完成所需要的时间。  ( √ )

2、海明码是一种能发现两位错误并能纠正一位错的编码。  ( √ )

3、存储芯片中包括存储体、读写电路、地址译码电路和控制电路。  ( √ )

4、按主机与接口间的数据传送方式,输入/输出接口可分为串行接口和并行接口。 ( √ )

5、变址寻址方式中,操作数的有效地址等于变址寄存器内容加上形式地址。( √ )

6、指令周期是指：从取出一条指令开始到该指令执行结束，所需要的总时间。

( √ )

 

7、程序计数器 PC 主要用于解决指令的执行次序。  ( √ )

8、补码的运算特点是符号位与数值位一同参与运算，但运算结果如果溢出应加以校正。  ( × )

9、CPU 以外的设备都称外部设备。  ( × )

10、三级存储系统中，缓存-主存的层次主要解决主存的容量扩充问题。  ( × )

11、按数据传送方式的不同,计算机的外部接口可分为串行接口和并行接口两大 类。 ( √ )

12、ALU 的主要功能是进行算术运算和逻辑运算。  ( √ )

13、奇偶校验可以纠正代码中出现的错误。  ( × )

14、与各中断源的中断级别相比，CPU(或主程序)的级别最高。  ( × )

15、硬布线控制器执行速度快，设计复杂，但其耗费成本低。  ( × )

16、DMA 方式进行外设与主机交换信息时,不需要向主机发出中断请求。  ( × )

17、程序计数器的位数取决于存储器的容量,指令寄存器的位数取决于指令字长。 ( √ )

18、阶码部件可实现加、减、乘、除四种运算。  ( × )

19、扩展操作码是操作码字段中用来进行指令分类的代码。  ( × )

20、CPU 访问存储器的时间由存储器的容量决定的，存储器容量越大，访问存储 器所需的时间越长。  ( × )

21、总线的特性包含物理特性、功能特性、电器特性和可靠性。  ( × )

22、定点小数表示中,只有补码能表示 ﹣ 1 ( √ )

23、定点数的表示范围有限,如果运算结果超出表示范围,称为溢出。  ( √ )

24、系统总线中，地址总线是单向传输的。  ( √ )

25、和静态存储器相比，动态存储器的工作速度较慢，但功耗较低、集成度较高， 因而常用于主存储器。  ( √ )

26、计算机操作的最小单位时间是一个 CPU 周期。  ( × )

27、一个更高级的中断请求一定可以中断另一个中断处理程序的执行。  ( × )

 

28、在计算机的指令系统中，真正必须的指令数是不多的，其余的指令都是为了 提高机器速度和便于编程而引入的。  ( × )

29、海明校验码是多个数据位使用多个校验位的一种检错纠错编码方案,不仅可 以发现是否出错,还能发现是哪位出错。  ( √ )

30、海明码是一种能发现并能纠正数据错误的编码。  ( √ )

31、非访存指令不需从内存中取操作数，也不需将目的操作数存放到内存，因此 这类指令的执行不需地址寄存器参与工作。  ( × )

32、只有定点数运算才可能溢出，浮点数运算不会产生溢出。  ( × )

33、主存地址转换成 Cache 地址，是由 Cache 的硬部件完成的。  ( √ )

34、ASCII 编码是一种汉字字符编码。  ( × )

35、时序电路用来产生各种时序信号,以保证整个计算机协调地工作。  ( √ )

36、常用的虚拟存储器寻址系统由 cache+主存+辅存三级存储器组成。  ( × )

37、半导体 ROM 是非易失性的，断电后仍然能保持记忆。  ( √ )

38、计算机“运算速度”指标的含义是指每秒钟能执行多少条操作系统的命令。 ( × )

39、所有指令的指令周期都是相同的。  ( × )

40、在 DMA 控制方式中，主机和外设是并行运行的。  ( √ )

41、一般情况下，字长越长，表示的数据范围越大。  ( √ )

42、Cache 的地址映射中,直接映射的地址变换速度快,硬件容易实现,但命中率 略低。 ( √ )

43、定点补码运算时,其符号位不参加运算。  ( × )

44、CPU 执行中断的工作过程，是由软件和硬件共同完成的。  ( √ )

45、CPU 访问存储器的时间是由存储器的容量决定的,存储器容量越大,访问存储 器所需的时间越长。( × )

46、奇偶校验可以纠正数据传输出现的错误。  ( × )

47、存储单元是存储器件最小的存储单位，其作用是存储一位二进制信息。( √ )

 

48、程序计数器的位数取决于指令字长，指令寄存器的位数取决于机器字长。( × )

49、两个正浮点数运算不可能溢出，两个负浮点数运算不会产生溢出。  ( × )

50、没有设置乘、除法指令的计算机系统中，就不能实现乘、除法运算。  ( × )

三、简答

1、简述浮点加减法运算的过程。

答案：  对阶：小的阶码向大的阶码看齐；

尾数运算：对阶完成后按照定点数补码加减运算法则执行尾数加减操作；

结果规格化：使运算结果成为规格化数；

舍入：尾数末尾超出计算机字长被舍弃；

溢出判断：通过双符号位判断运算结果是否溢出，双符号位互异为溢出。

2、CPU 的基本功能是什么?从实现其功能的角度分析,它应由哪些部件组成?

答案：CPU 五大基本功能如下。

程序控制:控制程序中指令执行的顺序。

操作控制:产生指令执行过程中需要的操作控制信号。时序控制:指对每个操作控 制信号进行定时。

数据加工:对数据进行算术、逻辑运算。

中断处理:及时响应内部异常和外部中断请求。

CPU 主要由控制器和运算器两个部分构成。控制器的主要功能包括取指令、计算 下条指令的地址、对指令译码、产生相应的操作控制信号、控制指令执行所需的 数据通路运算器是执行部件,由算术逻辑单元和各种寄存器组成。

3、简诉 CISC 和 RISC 的概念和特点。

答案：CISC：CISC 是复杂指令系统计算机的简称，这类计算机指令系统复杂， 寻址方式种类较多，指令执行效率低。RISC：RISC 是精简指令集计算机的简称， 这类计算机指令系统简单，寻址方式种类少，指令执行效率高。

4、硬布线控制器与微程序控制器各有什么特点?

 

答案：硬布线控制器又称为组合逻辑控制器,这种控制器中的控制信号直接由各 种类型的逻辑门电路和触发器等构成,与微程序控制器相比,具有结构复杂但速 度快的特点。

微程序控制器的设计采用了存储技术和程序设计技术,使复杂的控制逻辑得到简 化。通过读出存放在微程序控制器中微指令产生指令执行过程中所需要的控制信 号,所以,与硬布线控制器相比,微程序控制器的速度较慢。

5、CPU 内部有哪些寄存器?功能分别是什么?

答案：CPU 中主要有以下寄存器。

程序计数器 PC :保存将要执行指令的字节地址。

存储器地址寄存器 AR :通常用来保存 CPU 访问主存的单元地址。           存储器数据寄存器 DR :用于存放从主存中读出的数据或准备写人主存的数据。 指令寄存器 IR :用于保存当前正在执行的指令。                           通用寄存器组 GR :运算器内部的若干寄存器,又称寄存器堆。               程序状态字寄存器 PSW :用于保存由运算指令创建的各种条件标志。         6、计算机系统中采用层次化存储体系结构的目的是什么? 层次化存储体系结

构如何构成?

答案：采用层次化存储体系的目的包括两方面:其一是解决快速的 CPU 和慢速的 主存之间的速度差异;其二是解决主存容量不够大的问题.

存储系统的分级结构由Cache、主存和辅助存储器三级结构构成。其理论基础是 时间局部性原理和空间局部性原理，Cache—主存存储层次解决了主存速度不快 的问题；而主存-辅存存储层次解决了主存容量不足的问题。

7、计算机为什么要设置时序系统?说明指令周期、机器周期、和时钟周期的含 义。

答案： 指令执行过程中的所有操作必须按照一定的次序完成,而且这些操作持续 的时间也有严格的限制,因此,在计算机系统中需要设置时序系统,对指令执行过 程中的所有控制信号进行时间控制,以保证指令功能的正确实现。

通常将一条指令从取出到执行完成所需要的时间称为指令周期,包括取指周期和

 

执行周期,指令周期通常由若干机器周期组成,所包含的机器周期的数量随指令 功能和寻址方式的不同而不同。

机器周期分成若干个节拍电位时间段,通常以CPU 完成一次微操作所需要的时间 为基础来定义节拍电位的时间;由CPU 时钟定义的定长时间间隔,是CPU 工作的最 小时间单位,也称节拍脉冲或 T 周期。

8、简述溢出的概念及常见的溢出检测方法。

答案：  运算结果超出数据类型的表示范围称为溢出。常用的溢出检测方法有三 种 (1) 根据操作数和运算结果符号位是否一致进行检测；(2) 根据运算过程中 最高数据位的进位与符号位的进位是否一致进行检测；(3) 利用变形补码的符号 位进行检测。

9、存储器技术指标有哪些？概念是什么？

答案：存储容量：存储器可以存储的二进制信息总量称为存储容量；

存取时间：是指启动一次存储操作到该操作完成所有经历时间；

存取周期：连续启动两次访问操作之间的最短时间间隔；

存储器带宽：单位时间内存储器所能传输的信息量。

10、为什么在存储器芯片中设置片选输入端？

答案：由于存储芯片的容量及字长与目标存储器的容量及字长之间可能存在差异， 应用存储芯片组织一定容量与字长的存储器时，一般可采用位扩展、字扩展、字 位同时扩展等方法来组织。这样就会使用多个存储芯片，从而要设置片选输入端 来选择正确的存储芯片来进行操作。

四、综合题：

1、设 8 位有效信息为 01101110，试写出它的海明校验码。给出过程，说明分组检测方式，并给出指误字及其逻辑表达式。

如果接收方收到的有效信息变成 01101111，说明如何定位错误并纠正错误。 解： D1D2D3D4D5D6D7D8 = 01101110

1. 被检验位有 8 位，设检验位有 r 位 因为： 8+r<=2r -1 ，所以  r=4; 设四位分别为 P1，P2，P3，P4  

海明码为： H1H2H3H4H5H6H7H8H9H10H11H12=P1P20P3 110P4 1110

P1=H3⊕H5 ⊕H7 ⊕H9 ⊕H11

P2=H3 ⊕H6 ⊕H7 ⊕H10 ⊕H11

P3=H5 ⊕H6 ⊕H7 ⊕H12

P4=H9 ⊕H10 ⊕H11 ⊕H12

所以  P1=1，P2=1，  P3=0，  P4=1

海明码为： 110011011110（四个校验位表达式每个2分（异或符号可用文字描述或校验位与校验信息位一一对应即为正确），海明码2分）（共10分）

指错位

G1=H1 ⊕H3 ⊕H5 ⊕H7 ⊕H9 ⊕H11

G2=H2 ⊕H3 ⊕H6 ⊕H7 ⊕H10 ⊕H11

G3=H4 ⊕H5 ⊕H6 ⊕H7 ⊕H12

G4=H8 ⊕H9 ⊕H10 ⊕H11 ⊕H12

所以  G1=0，G2=0，G3=0，G4=0      （指错位表达式每个1分，指错字1分）   （共5分）                    

(2)如果接收方收到的有效信息变成 D1D2D3D4D5D6D7D8 =01101111 那么 G1=0，G2=0，G3=1，G4=1

所以，检错码 G4G3G2G1=11002  =1210

即第 12 位错，直接将 D8 纠错为 0 即可。（检错码2分，指出第12位错2分，纠错1分）（共5分）

  

 2、设某机主频为 8MHz，每个机器周期平均含 2 个时钟周期， 每条指令平均有 2.5 个机器周期，试问该机的平均指令执行速度为多少 MIPS？若机器主频不变， 但 每个机器周期平均含 4 个时钟周期， 每条指令平均有 5 个机器周期， 则该机的平 均指令执行速度又是多少 MIPS？由此可得出什么结论？

解： 先通过主频求出时钟周期， 再求出机器周期和平均指令周期， 最后通过平均 指令周期的倒数求出平均指令执行速度。计算如下：                       时钟周期=1/8MHz=0.125×10-6  =125ns   （2.5分）                                 机器周期=125ns×2=250ns       （2.5分）                                        平均指令周期=250ns×2.5=625ns   （2.5分）                                      平均指令执行速度=1/625ns=1.6MIPS （2.5分）

当参数改变后：机器周期= 125ns×4=500ns=0.5µs （2.5分）

平均指令周期=0.5µs×5=2.5µs （2.5分）

平均指令执行速度=1/2.5µs=0.4MIPS （2.5分）

结论：两个主频相同的机器，执行速度不一定一样。（2.5分）

 

3、将十进制数20.59375转换成IEEE754单精度浮点数的十六进制机器码。

解：首先分别将整数和小数部分转换成二进制数：

（20.59375）10=（10100.10011）2 （3分）

移动小数点，使尾数变成1.M的形式：

10100.10011=1.010010011×24 （3分）

可得：

S=0，E=e+127=4+127=131=10000011，M=010010011（4分）

最后得到32位浮点数的二进制存储格式为：（4分）

最终机器码=（0100 0001 1010 0100 1100 0000 0000 0000）2 （3分）

则十六进制为（41A4C00）16 （3分）

4、某计算机的 cache 由 64 个存储块构成， 采用 4 路组相联映射方式， 主存包 含 4096 个存储块，每块由 128 个字组成，访问地址为字地址。             

(1)主存地址和 cache 地址各有多少位？ (10 分)                          (2)按照题目条件中的映射方式，列出主存地址的划分情况，并标出各部分的位数。 (10 分)

答案：(1)主存地址位数为 19 位，  cache 地址位数为 13 位(10 分)

因为主存包含 4096 个存储块，每块由 128 个字组成，所以主存地址位数是 12+7=19 位； 因为 cache 由 64 个存储块构成， 采用 4 路组相联映射方式， 所以 cache 的地址位数是 6+7=13 位。（主存地址和cache地址求解过程各3分；结果各2分）

(2)列出主存地址的划分情况，并标出各部分的位数(10 分)

（各部分位数计算过程每个两分，地址划分图4分）

 

5、设某机内存容量为 16MB,Cache 的容量 16KB,每块 8 个字,每个字 32 位. 设计 一个四路组相联映射 (即 Cache 内每组包含 4 个字块)的 Cache 组织方 式。

(1)列出主存地址划分情况，并标出各部位的位数。(12 分)

(2)  设 Cache 的初态为空,CPU 从主存第 0 号单元开始连续访问 100 个字 (主 存 一次读出一个字),重复此次序读 8 次,求存储访问的命中率。(8 分)   答案：

(1)块内偏移 5 位， index7 位、 tag12 位。图略。（各部位求解过程每个3分，图3分）

内存 16MB = 2^4 x 2^20 B = 2^24 B，所以，内存地址 24 位。

 

Cache 16KB = 2^4 x 2^10 B = 2^14 B，所以， Cache 地址 14 位。

Cache 中，每块 8 个字，每个字 32 位，即 4B，每块有 8 x 4B = 32B = 2^5 B， 所以主存地址中的 offset 有 5 位。

Cache 中，每组有四路，即有 4 x 32B = 2^7 B，这样 Cache 可以分为 2^14B / 2^7B = 2^7 组，所以主存地址中的 index 有 7 位。

这样，主存地址中的 tag 位 = 24 – 5 – 7 = 12。

(2)主存 100 个单元可以分为 100/8 = 12.5 ≈ 13 块。（2分）每次从主存中读出 1 个 字，包括该字在内的 8 个字将加载入Cache 中的某块。 Cache 有 2^7 = 128 组， 每组里面有 4 路。

访问主存前， Cache 初态为空，每块第一次不命中，后 7 次访问均命中；（2分）

100 号单元对应 13 块，第一轮访问 13 次不命中，后七轮访问均命中；（2分）

循环 8 次的总命中率为:

(100*8-13)/ (8*100)= 98.375%（2分）

6、根据 CPU 的单总线结构图，完成下列各问。

 

(1)系统取指令阶段需要完成的功能为是什么？需要用到几个节拍？每个节拍 的数据通路是什么？    (10 分)（功能2分，数据通路每个2分，文字描述或流程均可）

(2)lw $rt,imm($rs)的功能为： R[$rt]←MemMem4B (R[$rs]+SignExt16b(imm))。 给出该指令取和执行阶段需要使用的主功能部 件。  (10 分)

答案：    (1)需要实现的功能是在存储器中取出指令；共需要 4 个节拍。

在 T1 节拍中， 将 PC 的值送入 AR 寄存器， 同时送入寄存器 X；在 T2 节拍中完成 X+4 送入 Z 寄存器；在 T3 节拍中，将 Z 送入 PC 寄存器，实际上完成 PC+4 送入 PC，同时将指令从存储器中取出送入 DR 寄存器；在 T4 节拍中，将指令送入 IR 寄存器。将各节拍的数据通路如图所示

(2)lw $rt,imm($rs)的功能为： R[$rt]←MemMem4B (R[$rs]+SignExt16b(imm))。 分别给出该指令取和执行阶段需要使用的主功能部件。 (10 分)

取指令阶段部件： PC 寄存器，指令寄存器，加法器（每个2分）

执行阶段部件：寄存器堆， ALU，符号扩展器，数据存储器  （每个1分）  

 

 

7、设数的阶码为 3 位，尾数为 6 位(不包括符号位) 按机器补码浮点运算步骤， 完成[x+y]补 。x＝2011 ×0.100100，y＝2010 × (－0.011010)（每一步5分）

解：(a) 采用双符号位，对阶 [x]补=00011 00100100  [y]补=00010 11100110 阶差 △E=Ex-Ey=00001，阶差为 1

将[y]补尾数右移一位得到 00011 11110011

(b)相加 [x]补+[y]补=00011 00010111，尾数相加为 00010111   (c)结果规格化 由于尾数符号位跟最高有效位相同，需要左规：

规格化结果为： [x]补+[y]补=00010 00101110

(d)不需舍入，无溢出

则： [x]补+[y]补=00010 00101110

8、若某程序编译后生成的目标代码由 A、B、C、D 四类指令组成，它们在程序中所占比例分别为 40%、20%、15%、25%。已知 A、B、C、D 四类指令的 CPI分别为1、2、2、2。现需要对程序进行编译优化，优化后的程序中 A 类指令条数减少了一半而其它指令数量未发生变化。假设运行该程序的计算机 CPU 主频为 500MHZ。 完成下列各题：

1)优化前后程序的 CPI 各为多少?

2)优化前后程序的 MIPS 各为多少?

3) 通过上面的计算结果你能得出什么结论？

解：可以假设某程序编译后生成的目标代码有 100 条指令。A 有 40 条， B 有 20 条， C 有 15 条， D 有 25 条。优化后 A 类指令条数减少一半， 那么 A 有 20 条， B 有 20 条， C 有 15 条， D 有 25 条。

1）优化前：CPI==1×0.4+2×0.2+2×0.15+2×0.25=1.6

优化后：A、B、C、D 四类指令在程序中所占比例分别为 1/4、1/4、 3/16、5/16，则：CPI==1×1/4 + 2×1/4 + 2×3/16 + 2×5/16= 1.75

2）根据公式MIPS=时钟频率/CPI×106 得：

优化前：MIPS = (500×106)/(1.6×106) = 312.5

优化后：MIPS = (500×106)/(1.75×106) =285.7

3）优化后，A 类指令条数减少，造成计算机的 CPI 增加，MIPS 减少。这 样的优化虽然减少了A 类指令条数，却降低了程序的执行速度。

1. 要基于一位全加器 FA 串联设计一个 4 位无符号补码可控加减法器，两个运 算操作数分别为 X= X3X2X1X0,Y=Y3Y2Y1Y0 ，进位输入信号为 C0 ，运算结果输出为 S=S3S2S1S0 ，C4 为进位输出,运算控制信号为 Sub，试完成下列各题。          

 (1)请设计一位全加器 FA 的电路， 运算操作数为 X，Y，进位信号为 Cin ，输出为 运算结果 S，进位输出 Cout ，给出所有输出信号逻辑表达式。(6 分)          (2)以一位全加器 FA 为基础，设计一个 4 位串行无符号补码加减法器，请给出 其电路图，并说明其工作原理。(8 分)

(3)假设所有门电路时间延迟均为 1T，则一位全加器 FA 的时延为_______， (2 分)该 4 位可控加减法器的关键路径延迟为 _______。(4 分)

答案：

(1)所有输出信号逻辑表达式  (6 分)

Si= X ⊕ Y ⊕ Cin  (3 分)

Cout= X Y + (X ⊕ Y )Cin  或 Cout= X Y + (X + Y )Cin  (3 分)

(2)（8分）

(3) 假设所有门电路时间延迟均为 1T，则一位全加器 FA 的时延为 3T，(2 分) 该 4 位可控加减法器的关键路径延迟为 ___10T (4 分)

10、下图为某 32 位单周期 MIPS CPU 的逻辑框图，完成下列各问。

(  1 )  lw  $rt,imm($rs) 的 功 能 为 ：     R[$rt]  ← MemMem4B

(R[$rs]+SignExt16b(imm))。  分别给出该指令取和执行阶段需要使用的主功能 部件及相关控制信号的值，确保该指令能正执行。  (14 分)

(2)假设 lw 指令中 imm 字段的值为 8AF2H, 则经过图中扩展电路后的值为 _______ (16 进制 )？为什么要对指令 imm 字段的值进行符号扩展？  (6 分)

答案：                                                                 (1)分别给出该指令取和执行阶段需要使用的主功能部件及相关控制信号的值， 确保该指令能正执行。  (14 分)

取指令阶段部件 ：  PC 寄存器，  指令寄存器 ，加法器（每个1分）

执行阶段部件 ：  寄存器堆，  ALU，符号扩展器，数据存储器（每个1分）

（控制信号每个1分）