Linux——创建逻辑卷

一、为什么要使用逻辑卷进行磁盘空间管理?

普通的磁盘在逻辑分区划分好以后就无法改变其大小,当一个逻辑分区存放不下某个文件时,文件受文件系统的限制,不能跨越多个分区进行存放以及不能放到其他磁盘。LVM管理就可以解决这个问题,通过在硬盘分区和文件系统之间添加一个逻辑层,提供一个卷组,将卷组的可用空间分给给逻辑卷,把多个硬盘进行卷组合并,这样用户就可以对硬盘进行动态的分区调整文件系统的大小,逻辑卷的区块也可以迁移到新磁盘。

二、逻辑卷管理:

1、物理设备:用于保存逻辑卷中所存储的数据,都是块设备,可以是磁盘分区、整个磁盘,整个设备将用作一个物理卷。

2、物理卷(PV):LVM所使用的的基础物理存储,在组装好合适的设备以后,系统会将设备初始化为LVM物理卷,以便将设备识别为属于LVM,LVM会将物理卷划分为物理区块(PE)。

3、卷组(VG):存储池,由一个或多个物理卷组成。在功能上相当于整个磁盘,一个PV只能分配给一个VG,VG可以包含未使用的空间和任意数目的逻辑卷。

4、逻辑卷(LV):根据卷组中的空闲物理区块创建,提供存储设备。LV是逻辑区块(LE)的集合,LE映射到物理区块(PV的最小存储块),默认情况下,LE将映射到一个PE。

三、LVM存储的步骤:

1、确定要使用的物理设备,将他们初始化为物理卷

2、物理卷合并到卷组中,创建一个磁盘空间池,从中分配逻辑卷。

3、利用逻辑卷格式化为文件系统、作为交换空间激活、持久挂载。

四、创建逻辑卷:

1、准备物理设备:

(1)使用parted命令或fdisk命令创建新分区。

(2)在LVM分区上将分区设为linux lvm;在MBR分区上使用0x8e。

(只有没有准备好物理设备并需要新物理卷才需要准备设备)

例如:

parted –s /dev/vdb mkpart primary 1MiB 769MiB

parted –s /dev/vdb set 1 lvm on

2、创建物理卷:

pvcreate命令将分区标记为物理卷,分成若干个固定大小的物理区块。

3、创建卷组:

vgcreate命令可将一个或多个物理卷结合成一个卷组。

例如:

vgcreate vg01 /dev/vdb2 /dev/vdb1

(新建的卷组vg01其大小为小哥物理卷的大小之和)

4、创建逻辑卷:

Lvcreate可根据卷组中的可用物理区块来创建新的逻辑卷

例如:

lvcreate –n lv01 –L 700M vg01

-n    #设置lv名称

-L    #设置lv大小(字节、兆字节)

-l    #设置lv大小(区块数)

(逻辑卷名/dev/vgname/lvname和/dev/mapper/vgname-lvname,可使用df –h和lsblk命令查看)

5、添加文件系统:

mkfs命令在新逻辑卷上创建XFS文件系统,-t选项指定文件系统类型。

6、持久挂载:

要使文件系统重启后依然可用则要持久挂载,创建空目录,vim /etc/fatab文件,mount -a命令进行挂载,可使用df -h命令检查是否挂载。

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Linux下使用DC进行ASIC设计,一般需要以下几个步骤: 1. 安装DC:首先需要从Synopsys官网下载DC的安装包,然后按照安装指南进行安装。安装完成后需要设置环境变量,将DC的bin目录加入到系统的PATH中。 2. 创建设计库:使用DC需要先创建设计库,可以使用以下命令创建: ``` > dc_shell DC> create_library <library_name> -technology <tech_name> -vendor <vendor_name> ``` 其中,`<library_name>`为设计库名称,`<tech_name>`和`<vendor_name>`为芯片工艺和芯片厂商名称,可以根据需要进行修改。 3. 导入设计:将设计文件导入到设计库中,可以使用以下命令: ``` DC> read_file <verilog_file> ``` 其中,`<verilog_file>`为Verilog格式的设计文件路径。 4. 进行逻辑综合:使用以下命令进行逻辑综合: ``` DC> compile <top_module> ``` 其中,`<top_module>`为顶层模块的名称。 5. 进行后端物理设计:逻辑综合完成后,需要进行后端物理设计,包括布局、布线和时序优化等。可以使用DC的后端工具完成这些任务,例如Floorplan、Place-and-Route和PrimeTime等。 6. 生成最终版图:后端物理设计完成后,生成最终版图,可以使用以下命令: ``` DC> write -format verilog -hierarchy -output <output_file> ``` 其中,`<output_file>`为输出版图文件的路径。 以上是使用DC进行ASIC设计的基本步骤,具体操作需要根据实际情况进行调整和优化。

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