- 博客(12)
- 收藏
- 关注
RSS订阅原创 模拟工程师日常：我被一个电感L给揍了(待审核)
我们知道，ADC和DAC本身是没有这种特性的，于是我们返回去用示波器观察了输入信号，果然，输入信号表现出了和图3一样的现象：在频率变大的时候幅度也会变大。平常遇到的滤波网络多是电容电阻型的网络，电感参与的拓扑属实少见，这个例子里的特殊之处是变压器一侧事实上充当了电感的角色，而对于连接到输入端口的这一侧而言，不管另一侧是否悬空，都会对输入阻抗造成影响。说明我们的分析是对的，奈斯！可以看到，输入阻抗是由L和R并联贡献的，我们知道L的交流阻抗是频率越小，阻抗越小，因此Rin的曲线应该是如下图所示的样子。
2023-09-02 11:29:00
66
原创 模拟工程师日常：关于一个超压问题的细言碎语(待审核)
围绕超压的那个管子点开了各个波形，经过分析，两个不同的人可能找到的“因”是不一样的，甚至都有可能完全相悖。正常情况下IPM建立的速度是快于INM的，这是因为当IREF给到时，A、B、C三点的偏压是按指数规律依次建立的，因此存在一个先后顺序，也就造成了电流的建立有快有慢。总之经过分析，我们找到的“因”是这样的：认为是OP的P管的偏置电流比尾部电流源的偏置电流建立快引起的问题。是的，有时候还挺重要的，笔者之前做的ADC项目有个使能不断开关的省功耗模式，就对电流的建立速度提出了苛刻的要求。
2023-09-02 11:26:53
90
原创 DLL谐波锁定问题：应用困境
我们再回顾一下前文提到的应用场景，再看看这时候DLL会如何反应：当复位释放之后，假设CKin仍然没有到来，所有的DFF的时钟端不会出现边沿跳变，作为边沿触发型的DFF，其Q端维持之前的值，因此DTS仍等于1，所以S1仍然打开，S2仍然关闭，Vcont端被充电，其始终维持VDD电位不变。另一方面，时钟检测电路中，所有DFF被复位，Q=0，DTS=1,DTSN=0，此时S1=1，S2=0，充电电流源打开，放电电流源关闭，Vcont的电位被进一步加强，使其保持VDD大小。图2 增加时钟检测电路后的电路。
2023-07-16 18:13:14
142
原创 DLL的谐波锁定问题及避免措施
这就有可能一开始，VCDL的延时超出了T，但因为PD只对Ckin和CK4进行鉴相，Loop认为调节相位差不足，继续加大相位差，最终使VCDL延时2T，Loop进入假锁定状态。如前所述，出现该情况的主要原因是Vcont的初值的不确定性导致的，所以笔者目前见到的最多的措施，是采用复位电路对Vcont进行赋初值，使其初值为VDD或者GND，初值下延时单元的delay达到最小。举个简单的例子，假如一个250MHz的DLL，其正常锁定后的整个延时链（VCDL）的总延时为一个周期T，即4ns。图1 DLL典型结构。
2023-07-16 18:11:06
168
原创 R-S触发器是怎样实现鉴相作用的？
REF信号经过3级反相延时后的信号和初始信号进行逻辑或运算，得到R-S触发器的置位信号。另一边，FBK信号经过3级反相延时后的信号和初始信号进行逻辑或运算，得到R-S触发器的复位信号。用上面提到的方法，REF和FBK所对应的每个下降沿处将产生负脉冲，因此两个负脉冲之间的宽度可以表示为相位误差。本文提到的鉴相器用在半周期锁定的DLL中，也就是说在半周期锁定的应用中，环路锁定状态下相位误差等于π。如上图所示，以REF为例，可以看到置位信号在REF的下降沿处产生负脉冲，负脉冲的宽度约等于3级反相器的延时大小。
2023-07-16 18:09:40
302
原创 芯片中IO电路的设计方法
在一个芯片中是必然存在IO电路的，IO电路虽然原理简单，但在考虑地弹的同时要实现设计指标也许会是一件很困难的事情。此外，由于IO电路和版图以及封装管壳都相关，因此IO的设计通常也是一个多部门协作的工作，在设计过程中沟通（扯皮）是避免不了的。其实这也是和其他电路的设计有所不同之处，IO电路设计面临的折衷不仅来自于电路本身，还来自版图面积、管壳优化等多个方面。为了避免抄书，本文的目的不是对IO进行一个事无巨细的描述，而是想更多突出和设计相关的内容。
2023-07-16 18:08:26
1477
原创 一种基于文本的对不同电路进行批量仿真的办法
在找出建立可执行文件运行指令的方法之前，其实已经让PYLI兄写了个简单的Sheel脚本，寥寥几句指令完全可以解决问题。还好，源于那个巧合，还是找到了办法。当然每一个文件都是可独立运行的，现在的问题是怎样一键运行所有的仿真文件。方法是普通的，但探索的过程还是有点曲折的，还好没有卡住太久。这种方法第四步的建立可执行文件的作为最关键的一步，可以说是一个巧合，还好结果是好的。（4）建立一个runSimulation的可执行文件，在其中依次写下22个仿真文件的运行指令，比如下面那样，当然这是最简单的运行指令。
2023-07-16 18:05:00
83
原创 一种数据串转并电路的实现方法
当前设计的一款ADC芯片，其具有数据串行输出模式，由于串行输出的数据不能够直接后接理想DAC进行波形分析，因此不太方便。最好是能插入一个Serial_To_Parral的转换模块，将串行输出的数据转换为并行数据，再后接理想DAC产生模拟波形，如此就便于FFT分析了。Serial_To_Parral：这里说的串并转换电路，指可以实现串行数据转并行数据的电路。该电路的思路是：移位寄存器负责对DATA的每bit数据进行采样并且向右移位，移位寄存器的每级输出分别与右侧并行寄存器的输入相连。
2023-07-16 18:03:14
219
原创 怎样用VerilogA搭建一个256位的efuseIP模型
我们购买了工艺厂家efuseIP后，工艺厂家会提供相应的技术资料和.v文件等，.v文件其实就是用verilog编写的程序文件，但只是对efuseIP的行为的描述，该文件本身是不可综合的。这样一来，在数据读取时，RD=1，所有列信号都为1，表示所有列有效，就可以一次8bit读出有效行的所有数据。fuse当然是熔丝，熔丝有很多种，常见的保险丝就是熔丝的一种。因为读取的时候，是从第0~第31行依次来读的，也就是说开始读第0行时，其他行都不读取，所以其他行的数据为0，因此求和并不会影响当前行数据的读出。
2023-07-16 18:01:45
592
原创 一页笔记系列：BG电路
看图2，M7和M8组成电流镜，镜像比例一定后，R3决定启动电流的大小。大的启动电流，可以让VREF更快地建立起来。当基准建立后，M4可以提供一个与M1成一定比例大小的电流并注入C点，使VC≈VDD，使M8关断，避免启动电路对核心电路的正常工作造成影响。可以对A点进行启动。优点是使用NPN后结构简单，管子数量少，使能切换后输出建立速度快且更加平稳，更适合使能不断开关且对建立速度有要求的场合。因为Q1和Q2的集电极电位不同，且Q2 B-C短接，所以Q1、Q2的发射极电流偏差略大，造成该结构温漂性能略差。
2023-07-16 17:57:43
245
原创 一页笔记系列：栅压自举电路
在ADC中，采样开关引起的误差主要由两个因素导致，分别是电荷注入和导通电阻非线性。前者主要由MOS管导通时导电沟道电荷的产生和消失引起。
2023-07-16 17:55:51
916
原创 一个小故事（1）：哪来的25μA电流？
最终形成的意见是：我们看到的亮斑只是一颗芯片的，如果多几颗芯片，亮斑位置是否还在那里是不确定的，因此多找几颗芯片做EMMI实验很有必要。在某个一切如常的工作日早上，生产的同事打电话找上我说B产品的静态电流指标超标了，目前大概25μA左右，而正常应该在1μA以内的。同样的测试板，测试程序，A产品没有任何问题，换成B产品，就有部分产品的静态电流超标。现在可以给出结论：因为内部存在一个孤立的反相器，该反相器的输入是悬空的，当积累电荷时，输入电位处于不确定态，因此有可能导致反相器微导通，产生静态电流.
2023-07-16 17:46:11
70
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人