EDA实验
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EDA实验-----直流电机驱动设计(Quartus II )
本次实验使用的电机驱动电路如下图所示:图1 直流电机H桥驱动电路图2 锁存器如图1所示,当PWM1为高电平时,PWM2为低电平时,Q2和Q4导通,Q3和Q5不导通。当PWM1为低电平时,PWM2为高电平时,Q2和Q4不导通,Q3和Q5导通。两种情况电机转动的方向不一样。2. 调速度电机的速度是通过PWM调节,所谓PWM就是脉宽调制器,通过调制器给电机提供一个具有一定频率的可调的脉冲电。越大即占空比越大,提供给电机的平均电压越大,电机转速就高。反之越小,则占空比越越小。原创 2023-12-21 15:41:30 · 1513 阅读 · 3 评论 -
EDA实验-----4*4矩阵键盘模拟音符测试(Quartus II )
本实验根据蜂鸣器工作频率不同,从而发出不同的音符的声音。故本实验是将主时钟进行分频,使其分别产生 7 种不同分频因子。通过4*4键盘选择不同的频率输出驱动蜂鸣器。音调低/Hz中/Hz高/HzD02625231046RE2945781175MI3306981397FA3496981397SO3927841568LA4408801760SI4949881967完整的顶层模块原理图如图所示6. 将 keyarray.bdf 设置为顶层实体。原创 2023-12-10 23:19:01 · 1012 阅读 · 0 评论 -
EDA实验-----正弦信号发生器的设计(Quartus II )
FPGA中的波形发生器控制电路,它通过外来控制信号和高速时钟信号,向波形数据ROM发出地址信号,输出波形的频率由发出的地址信号的速度决定;当以固定频率扫描输出地址时,模拟输出波形是固定频率,而当以周期性时变方式扫描输出地址时,则模拟输出波形为扫频信号。波形数据ROM中存有发生器的波形数据,如正弦波或三角波数据。当接受来自FPGA的地址信号后,将从数据线输出相应的波形数据,地址变化得越快,则输出数据的速度越快,从而使D/A输出的模拟信号的变化速度越快。原创 2023-11-28 14:10:33 · 4888 阅读 · 1 评论 -
EDA实验-----4*4矩阵键盘与数码管显示测试(Quartus ‖)
本实验通过扫描4*4矩阵键盘的值,在数码管上显示对应按钮的编号数据。矩阵键盘及数码管电路如下所示。启动 Quartus II 建立一个空白工程,选择的器件为 Altera 公司的 Cyclone 系列的 EP2C8Q240C8芯片,命名为 keyarray.qpf;新建一个 Schematic File 文件,命名为 keyarray.bdf分别新建 3 个 Verilog HDL File 文件,分别命名为 seg_show.v、 divclk.v、 keyarraycontrol.v。原创 2023-11-19 15:14:39 · 2540 阅读 · 0 评论 -
EDA实验------数控分频器设计(QuartusII)
数控分频器的功能就是当输入端给定不同的输入数据时,将对输入的时钟信号有不同的分频比,数控分频器就是用计数值可并行预置的加法计数器来设计完成的,方法是将计数溢出位与预置数加载输入信号相接得到。根据实验的要求,我们要去创建一个锁相环,所以这里我单独拿出来讲这么去创建这么一个锁相环。原创 2023-11-15 17:51:21 · 4971 阅读 · 2 评论 -
EDA实验-----四位乘法器的设计(QuartusII)
实现并行乘法器的方法又很多种,但是归结起来基本上分为两类,一类是靠组合逻辑电路实现,另一类流水线实现。流水线结构的并行乘法器的最大点就是速度快,尤其是在连续输入的乘法器中,可以达到近乎单周期的运算速度,但是实现起来比组合逻辑电路要稍微复杂一些。下面就组合逻辑电路实现无符号数乘法的方法作详细介绍。假如有被乘数A 和乘数B,首先用A 与B 的最低位相乘得到S1,然后再把A 左移1 位与B 的第2 位相乘得到S2,再将A 左移3 位与B 的第三位相乘得到S3,依此类推,直到把B 的所有位都乘完为止,然后再把乘得的原创 2023-11-14 13:39:18 · 2414 阅读 · 0 评论 -
EDA实验-----3-8译码器设计(QuartusII)
3-8译码器的三输入,八输出。输入信号N用二进制表示,对应的输出信号N输出高电平时表示有信号产生,而其他则为低电平表示无信号产生。其真值表如下所示:当使能端指示输入信号无效或不用对当前的信号进行译码时,输出端全为高电平,表示任何信号无效。原创 2023-11-13 17:06:55 · 3863 阅读 · 1 评论 -
EDA实验----四选一多路选择器设计(QuartusII)
这里我们会看到,下面有一个芯片,这个也就是我们写好了的sof文件,然后就是通过你的电脑接口去连接到开发板,如果你看到上面有一个No Hardware的时候,你点击旁边的按钮进行接口设置,设置为USB接口即可。然后就是点开block文件,然后点击选择元器件,点开project文件夹,这里我们就会看到,有一个生成的元器件,也就是我们前面Verilog语言编程的元器件。(根据实际情况需求去绑定)如图所示,点击此处编译运行。然后,把这个文件设置为顶层文件,右键点击这个.v文件,然后如下图所示,点击设置顶层文件。原创 2023-11-11 22:12:30 · 7441 阅读 · 3 评论 -
Verilog HDL语言基础知识
在“always”模块内,逻辑是按照指定的顺序执行的,"always"块内的语句称为顺序语句因为这些语句完全按照书写的顺序来执行。"always"模块之间,是同时执行的,或者说是并行执行的。而在casex语句中,则把这种处理方式进一步扩展到对x的处理,即如果比较的双方有一方的某些位的值是x或z,那么这些位的比较就不予考虑。相等运算符(= =)和全等运算符(= = =)的区别是参与比较的两个操作数必须逐位相等,其相等比较的结果才为l,如果某些位是不定态或高阻值,其相等比较得到的结果就会是不定值。原创 2023-11-05 20:18:07 · 581 阅读 · 0 评论 -
Quartus II 13.0波形仿真(解决无法产生仿真波形问题)
这么说把Quartus II 13.0是我目前来讲见过最恶心的软件,总是一大堆麻烦事,稍微哪里没弄好就后面全都出问题。很多人在写完Verilog代码的时候要去进行仿真测试,但是你会发现你代码什么的都没有问题但是在Quartus II 13.0里面去仿真的时候没有出结果。总之就是很莫名其妙。所以今天我们去分享一下怎么来解决这个问题。(耐心看完,可以帮助到你的,相信我)原创 2023-11-04 20:45:25 · 8267 阅读 · 16 评论