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查漏补缺
第一章 计算机系统概述
计算机中控制单元(CU)负责指令译码
把汇编语言源程序转变为机器语言程序的过程是汇编
机器字长是指CPU一次能处理的数据的位数,通常与CPU的寄存器位数有关。
指令字长是指机器指令中二进制代码的总位数。
存储字长是指存储单元中存放二进制代码的总位数。
平均指令执行速度和平均指令周期互为倒数
主频倒数为时钟周期
计算机字长是指CPU一次能处理的数据长度,它通常与CPU中的寄存器的位数相等,决定了机器所能表示数据的范围和精度。
关于相联存储器,既可按地址寻址,又可按内容寻址。
将高级语言源程序转换为可执行目标文件的主要过程是预处理-编译-汇编-链接。
第二章 数据的表示与运算
补码和移码对+-0编码相同
计算机采用无符号数表示地址
(如果X为负数)或正数,则已知[X]补求[-X]补的方法是[X]补连同符号位一起各位变反,末位加一
采用补码运算是为了简化计算机的设计
零的表示形式唯一的是补码
若要求机器零在计算机中的表示为全“0”,则阶码应采用的编码是移码。
正数的符号位用”1“表示的是移码
IEEE754标准下1位数符,8位阶码,23位尾数。
当尾数为”全0“或阶码下溢时,浮点加减运算结果作”机器零“处理
尾数双符号位为”01"或“10”时,说明尾数溢出,需要右规;
阶码双符号位为“10”时,说明浮点数下溢,作机器零处理;为“01”时,说明阶码上溢,需中断处理。
阶码位数表示数的范围,尾数位数表示数的精度
若浮点数用原码表示,则判断运算结果为规格化数的方法是尾数最高数值位为1
若浮点数用补码表示,则判断运算结果为规格化数的方法是数符与尾数小数点后第一位数字相异
在串行进位的并行加法器中,影响加法器运算速度的关键因素是进位传递延迟。
实现n位的串行加法器只需1位全加器,实现n位的并行加法器需要n位全加器。
浮点数才有舍入,定点数没有;浮点数舍入的情况有两种:对阶和右规格化;舍入不一定产生误差。
当尾数为补码表示,且为1.0xxxx形式时为规格化数。
浮点数溢出的条件是阶码溢出。
第三章 存储器
高速缓冲存储器,使存取速度和CPU运算速度匹配;
外存储器满足计算机对大容量存储要求;
主存储器介于高速缓冲存储器和外存储器之间,容纳核心软件和较多的用户程序。
虚拟存储器
采用虚拟存储器的主要目的是扩大主存的存储空间。
常用的虚拟存储系统由主存-辅存两级存储器组成。
虚拟存储器中虚拟地址的转换是由操作系统完成的。
页式虚拟存储管理中,使页冲突概率最低的地址映像方式是全相联映像。
主存的存取时间与Cache的命中率无关。
在写主存的同时把块调入Cache的方法称为写分配法,其通常和写回法配合使用。
而写主存时不将该块调入Cache则称为不按写分配,其通常与全写法配合使用。
这两种方法都是在不命中Cache的情况下使用的,而写回法和全写法是在命中Cache的情况下使用的。
直接映像常用在大容量高速Cache
当采用写回法时,一个Cache数据块在数据块被换出时写回主存。
使Cache命中率最高的替换算法是替换最近最少使用的块算法LRU
SRAM速度快,Cache通常采用SRAM存储器实现
交叉存储器实质上是一种模块式存储器,能并行执行多个独立的读写操作
程序被启动前指令和数据都存放在外存中,而启动后指令和数据被装入内存
CPU访存时间不由存储器容量决定;
ROM和RAM在存储器中是统一编址的;
ROM中任意一个单元可以随机访问;
4管DRAM是非破坏性的记忆单元,单管DRAM是破坏性的记忆单元。
第四章 指令系统
与CISC相比,RISC的特点是:指令数量和寻址方式少,指令格式简单,大多数指令在一个时钟周期内完成;CPU内部通用寄存器数量多;控制器多采用硬布线逻辑,且多采用流水线技术,执行速度较快。但是对于高级语言的支持能力相同。
数据寻址和指令寻址的不同点在于前者决定操作数地址,后者决定程序转移地址。
条件转移指令执行时所依据的条件来自程序状态字寄存器PSWR。
关于二地址指令的描述中,运算结果通常存放在其中一个地址码所提供的地址中。
取指令操作不需任何指令控制,由控制器自动完成。
指令周期是指CPU从主存取出一条指令加上执行这条指令的时间。
第五章 中央处理器
第六章 总线系统
第七章 输入输出系统
计算
第一章 计算机系统概述
求CPI和运算速度
CPI=
运算速度=时钟频率/CPI
D;MIPS数没有单位。
第二章 数据的表示与运算
二进制浮点数加减
CRC
C
校验码
754标准浮点数
浮点数除法
浮点数乘法
浮点数加法
第三章 存储器
按字节,半字,字编址
组相联映射
主存容量4K*128=512K字,故主存地址19位,由主存标记、组号和块内地址3部分组成。
因为字块大小128个字,故块内地址7位。
Cache被分成64/4=16组,故组号4位,主存标记19-4-7=8位。
Cache命中率
存取时间与存取周期
B
存储单元
单元个数没有B;B
动态RAM和静态RAM的比较
第四章 指令系统
第五章 中央处理器
第六章 总线系统
求总线带宽
B;1个时钟周期传输4/2=2字节=2B;则总线带宽=2B*10MHz=20MB/s
“主存写”
C;需要128/32=4个时钟周期,又因为“主存写” 则+1时钟周期;一个时钟周期为1/100MHz,即50ns
第七章 输入输出系统
中断方式与DMA方式