![](https://img-blog.csdnimg.cn/20201014180756927.png?x-oss-process=image/resize,m_fixed,h_64,w_64)
FPGA
白日梦的尽头
这个作者很懒,什么都没留下…
展开
-
实验四 FPGA 使用Verilog HDL设计电机运动控制程序
无。原创 2024-07-22 13:13:44 · 500 阅读 · 0 评论 -
实验三 FPGA使用Verilog HDL设计加法器
无。原创 2024-07-22 13:10:31 · 368 阅读 · 0 评论 -
实验二 FPGA使用Verilog HDL设计分频器
本次实验中,将always块中的敏感事件写错了,经过仿真结果找出问题;在秒表计数的if-else语句中将计数的变量搞错,导致不能正确的实现秒表过一秒加一的操作,通过本次实验,我不仅掌握了使用Vivado软件进行综合、仿真、布线、下载和测试的方法,也加强了对Verilog HDL语言的掌握和应用能力。原创 2024-07-22 13:03:32 · 395 阅读 · 0 评论 -
实验一 FPGA使用Verilog HDL设计选择器
本次实验旨在通过Vivado软件设计一个四选一数据选择器,并对其进行仿真,以加深对Verilog HDL语言的理解和实践能力。在完成实验过程中,我学会了如何使用Vivado软件进行设计和仿真,以及如何下载FPGA程序。使用Verilog HDL语言编写了一个四选一数据选择器的功能。在设计过程中,我考虑了数据选择器的输入端口、输出端口以及逻辑功能,确保了设计的正确性和完整性。我对设计进行了仿真,验证了数据选择器的功能和正确性。通过仿真结果,我确认了设计的准确性,并对其进行了必要的调试和优化。原创 2024-07-22 12:58:06 · 418 阅读 · 0 评论 -
vivado修改了.v文件怎么重新进行RTL描述和分析
实际很简单就是在RTL ANALYSIS选项右键然后点击Reload Design就可以了。原创 2024-03-31 12:24:50 · 300 阅读 · 0 评论 -
FPGA Vivado环境下实现D触发器
当时钟 CLK 发生上升沿或下降沿时(取决于D触发器的类型),且使能信号 EN 为高电平时,D触发器根据输入数据 D 来更新其状态。当复位信号 RESET 为高电平时,无论时钟 CLK 和使能信号 EN 的状态如何,触发器均处于复位状态,输出为复位信号的稳定状态。如果是上升沿触发的D触发器,在时钟上升沿时,输入数据 D 的值将被传递到触发器的输出端 Q 中,即 Q = D。如果是下降沿触发的D触发器,在时钟下降沿时,输入数据 D 的值将被传递到触发器的输出端 Q 中,即 Q = D。原创 2024-03-13 12:25:41 · 583 阅读 · 0 评论