- 博客(3)
- 收藏
- 关注
RSS订阅原创 ZYNQ-fpga学习（三）锁存器的设计
根据由与非门组成的 RS 锁存器的逻辑定律，RD 和 SD 都同时等于 1的话，锁存器的输出端 Q 将维持原状态不变。当控制端 C=1 时，如果此时 D=0，SD 就等于 1，RD就等于 0，根据 RS 锁存器的逻辑规律，电路的结果就为 0 状态；如果 D =1，那么 RD 就等于 1，SD 也就 等于 0，锁存器的结果就为 1 状态。该电路主要是由两个部分组成，第一个部分是由 G1、G2 两个 与非门组成的 RS 锁存器，第二个部分是由 G3、G4 两个与非门组成的控制电路。
2024-04-18 20:44:04
527
1
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人