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verilog记录
麦飞老师
这个作者很懒,什么都没留下…
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verilog记录
always@() : always@()里面的敏感变量为*,意思是说敏感变量由综合器根据always里面的输入变量自动添加,不用自己考虑 只能这样赋值:reg[5:0] mark = 6’b100110; 赋初值需要直接在后面写,不能像c语言一样先定义再赋。另外verilog赋值还可以在模块语句里面赋值,比如always语句里面。 integer也是一种寄存器数据类型,integer类型的变...转载 2018-08-09 13:31:58 · 377 阅读 · 0 评论 -
通过文件读写方式实现Matlab和Modelsim的联合仿真
通过文件读写方式实现Matlab和Modelsim的联合仿真 2012年04月25日 15:47:12 阅读数:7805 虽然Modelsim的功能非常强大,仿真的波形可以以多种形式进行显示,但是当涉及到数字信号处理的算法的仿真验证的时候,则显得有点不足。而进行数字信号处理是Matlab的强项,不但有大量的关于数字信号处理的函数,而且图形显示功能也很强大,所以在做数字信号处理算法的F...转载 2018-08-09 15:35:50 · 367 阅读 · 0 评论 -
ramstyle Verilog HDL Synthesis Attribute
ramstyle Verilog HDL Synthesis Attribute A Verilog HDL synthesis attribute that controls the way an inferred RAM is implemented. Note: Analysis & Synthesis also recognizes the synonymous synthes...转载 2018-08-14 11:28:29 · 1210 阅读 · 0 评论 -
FPGA软核实质上是一个高级一点的IP核
FPGA软核实质上是一个高级一点的IP核,他可以利用C语言编程,实现Verilog语言与C语言的联合编程。 在玩FPGA之前,玩了几年的单片机,对C语言驱动模块有了一定的依赖,自从开始玩FPGA,Verilog HDL驱动模块有速度快的优势,速度远远快于一般的单片机,还有并行运行的特点。但是单片机C语言却只能按照顺序执行,虽然有中断系统,但实质上还是顺序执行。 FPGA也可以利用C语言编程,那...转载 2018-09-06 09:50:39 · 2979 阅读 · 2 评论